"VHDL code"의 검색결과 입니다.

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vhdl 7segment 회로 개수 fpga 프로젝트 vhdl 사각형 vhdl 스탑워치 vhdl calculator

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"VHDL code" 검색결과 121-140 / 520건

VHDL 프로젝트 두더지게임기 구현

두더지 게임 VHDL 코드 입니다. 사용한 프로그램은 Quartus2입니다. 알집파일엔 보고서와 프로그램 실행파일이 있고 프로그램이 깔려있다면 바로 실행가능합니다.보고서엔 코드 ... 가 올라갑니다.음계추가는 버튼에 도레미파솔 음계 소리가 나도록 추가한 기능입니다.(프로그램파일 보시면 이름이 ddz로 설정되어있습니다. 파일이름을 변경하실 경우 소스코드에 ddz 라고 되어있는 부분도 함께 변경해야 컴파일됩니다.)

Non-Ai HUMAN
| 리포트 | 9,000원 | 등록일 2016.11.03 | 수정일 2017.11.15

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BCD가산기 설계

일 자2016.05.15조10조학 번200911758이 름조성문제 목BCD 가산기의 설계□ 실습 내용입력된 값들을 정렬하여 정렬된 순서를 출력으로 나타낸다.□ VHDL 코드

Non-Ai HUMAN
| 리포트 | 3페이지 | 1,000원 | 등록일 2017.07.18

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서강대학교 디지털논리회로실험 - 실험 3. Decoders and Encoders 결과 보고서

VHDL 코드 및 FPGA를 통한 구현 결과는 아래와 같다.[그림 14]INPUTOUTPUTEI01234567A2A1A0 ... 다.3. 토의실험 1에서는 code converter를 구현하였다. 과정 1-A ~ 1-C에서 각기 다른 방법으로 [표 1]의 진리표를 만족하는 논리 회로를 구현해 보았는데, 같 ... 다. 또한 VHDL로 priority encoder를 설계했을 때 개인 노트북에서는 컴파일 오류가 떴지만 같은 VHDL 코드로 실험실의 컴퓨터에서 컴파일 했을 때는 정상적으로 진행

Non-Ai HUMAN
| 리포트 | 10페이지 | 1,000원 | 등록일 2020.04.20 | 수정일 2020.04.24

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충북대 2020년 디지털공학 중간고사

를 BCD(binary coded decimal) 로 표현하세요.2. A=10110, B=01101 일때 2’s complement를 사용하여 A-B 를 구하시오.3. 의 논리회로를 그리 ... 시오.7. 3번문제 논리함수 f를 VHDL 의 entity 문을 기술하시오.8. 7번에 이어서 behavioral architecture 문을 기술하시오.

Non-Ai HUMAN
| 시험자료 | 1페이지 | 1,500원 | 등록일 2020.05.04

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디지털 시계 실습 vhdl 레포트 (12,60진 카운터)

-------p.3멀티플렉서의 정의Vhdl를 이용한 코드출력 결과FND Decoder---------------------------------------------------p ... .6FND Decoder 의 정의Vhdl를 이용한 코드출력 결과1초 생성기----------------------------------------------------p.8이론 ... 적 배경Vhdl를 이용한 코드출력 결과60진 카운터--------------------------------------------------p.9이론적 배경Vhdl를 이용한 코드출력

Non-Ai HUMAN
| 리포트 | 19페이지 | 2,000원 | 등록일 2020.10.05

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ROM&RAM 설계

ROM 설계-----------------------------------------------------p.8이론적 배경VHDL를 이용한 코드출력 결과RAM 설계 -------- ... -------------------------------------------p.11이론적 배경VHDL를 이용한 코드출력 결과고찰---------------------------- ... ---------------------------------p.14Signal 과 Variable객체의 종류VHDL에서 값을 가지고 할당할 수 있는 것을 객체(object)라고

Non-Ai HUMAN
| 리포트 | 14페이지 | 1,500원 | 등록일 2020.10.05

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VHDL을 이용한 설계-7 segment

해야 한다. 테스트 벤치 또한 일반적인 VHDL 코드와 같은 구성을 가진다. 필요한 신호를 정의하기 위해 라이브러리를 선언하고, 시뮬레이션하기 위한 코드이므로 entity의 port ... [Project 1] VHDL을 이용한 설계1. 개요▣ Clk의 High 신호에 자신의 학번이 출력되게 하라.- 학번: 2007200962. 설계ClkabcdefgDisplay0 ... 때에는 segment가 동작하지 않아야 하므로 모든 bit에 ‘0’을 할당한다.⑤ Testbench - 설계한 코드를 시뮬레이션하여 동작을 검증하기 위해 테스트 벤치를 작성

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| 리포트 | 4페이지 | 1,000원 | 등록일 2012.07.12

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전감산기 verilog 설계

를 나타내라.Verilog, VHLD설계1.전감산기를 Verilog 또는 VHDL로 설계하고 다음에 코드를 나타내라.시뮬레이션 및 실행 ... 한 결과와 위에서 빌린 수를 나타내야 한다. 전감산기 설계 과정을 통해 조합논리회로를 Verilog 또는 VHDL로 설계하는 방법에 대해 공부한다. 또한 이 실습을 통해서는 if ... ~else(Verilog) 또는 if~then~elsif~end if(VHDL) 형식을 배울 수 있다.실습 내용실습결과논리식1. 전감산기 연산은 다음 식과 같다. 이 식은 Xi에서 Yi

Non-Ai HUMAN
| 리포트 | 5페이지 | 2,000원 | 등록일 2020.12.19

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디지털공학실험 09. UPDOWNCounter 결과

< UP_DOWN Counter 순차회로 결과보고서 >VHDL 코드[ Counter VHDL Module Code ]library IEEE;use IEEE.STD_LOGIC ... following library declaration if instantiating-- any Xilinx primitives in this code.--library UNISIM;--use

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| 리포트 | 5페이지 | 1,000원 | 등록일 2017.06.29

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서울시립대학교 전전설2 3주차 예비레포트(코딩 성공적, A+, 10점 만점 11점)

벤치 작성방법을 익힌다.나. Essential Backgrounds (Required theory) for this LabVerilog HDL과 VHDL의 장단점을 조사하시오 ... .HYPERLINK \l "주석1"[1]Verilog과 VHDL은 electronic chip용 프로그램을 작성하기 위한 용어이다. VHDL은 두 가지 중 더 오래된 버전이며, Ada ... 이 된다.Verilog는 C를 기반으로 하여 일반적으로 VHDL에 비해 배우기 쉽다. 그에 반해 VHDL은 배우고, 프로그래밍 하기에 조금 더 어렵다.하지만 Verilog

Non-Ai HUMAN
| 리포트 | 15페이지 | 2,000원 | 등록일 2020.07.22 | 수정일 2020.09.16

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판매자 표지

디지털공학실험 09. ROM,RAM 결과

< ROM, RAM 순차회로 결과보고서 >VHDL 코드[ ROM VHDL Module Code ]library IEEE;use IEEE.STD_LOGIC_1164.ALL;use ... - Uncomment the following library declaration if instantiating-- any Xilinx primitives in this code.-

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| 리포트 | 12페이지 | 1,000원 | 등록일 2017.06.29

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서울시립대학교 전자전기컴퓨터설계실험2 제11주 Lab10 Post

ource code기존의 bus switch를 올리면 calib_flag에 1이 입력되어 digital watch의 시간을 수정할 수 있는 코드에서, 위와 같은 switch에 해당 ... 면 일반 count up digital watch mode로 돌아간다.위의 source code를 제외한 source code와 pin assignment를 위한 코드는 Pre_lab ... 함을 확인할 수 있다.ResultsDigital WatchSource Codemodified source code전체적인 source code에서 위의 부분을 제외한 다른 부분

Non-Ai HUMAN
| 리포트 | 6페이지 | 1,500원 | 등록일 2017.09.04

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서강대학교 디지털논리회로실험 - 실험 5. Arithmetic comparator, Adder and ALU 결과 보고서

arithmetic comparator를 VHDL로 구현VHDL 코드 및 시뮬레이션 결과는 다음과 같다.[그림 9][그림 10]이때, 실험 1)과 마찬가지로 a2~a0는 DIP ... ], LED[2]을 통해 확인하였다. A=011일 때 B값의 변화에 따른 실험 결과는 [표 1]과 같다.4-B) 1-bit full-adder를 VHDL로 구현VHDL코드 및 ... 로 구현VHDL코드 및 시뮬레이션 결과는 다음과 같다.[그림 13][그림 14]이때, 실험 3)과 마찬가지로 x2~x0는 DIP_SW[2] ~ DIP_SW[0]로, y2~y0

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| 리포트 | 8페이지 | 1,000원 | 등록일 2020.04.20 | 수정일 2020.04.24

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VHDL 설계 실습 보고서 (전감산기 설계)

를 설계하여 시뮬레이션한 결과는 위 진리표에서의 값과 같게 나오는 것을 확인 할 수 있었다.전감산기의VHDL 설계1. 전감산기를 VHDL로 설계하고 아래에 VHDL 코드를 작성하시오 ... VHDL 설계 실습 보고서 VHDL Lab_01일 시학 번이 름제 목전감산기 설계실습 목적전감산기는 한 자리 2진수 뺄셈을 할 때 전가산기에서 더한 결과 캐리가 발생하는 것 ... 과는 반대로 아래 자리에서 발생하는 빌림수를 고려해야 한다. 또한 결과는 감산한 결과와 위에서 빌림수를 나타내야 한다. 전감산기를 설계하는 과정을 통해 조합논리회로를 VHDL로 설계

Non-Ai HUMAN
| 리포트 | 3페이지 | 1,000원 | 등록일 2020.05.29

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디시설 - 기본적인 디지털 논리회로 설계

화된 논리식을 HDL로 코딩하라. 이때 다음과 같이 Verilog 또는 VHDL 템플릿에 따라 설계한다.3. 설계한 HDL 코드를 컴파일하고 시뮬레이션한 결과를 Schematic ... 으로 설계했을 때와 비교하 라.- 2번에서 설계한 VHDL 코드를 컴파일하고 Vector Waveform File로 시뮬레이션한 결과- vwf 시뮬레이션 전에 Assignments ... 를 수강하여 프로그래밍언어에 대한 지식을 가지고 있는 상태에서 처음 QuartusⅡ 프로그램을 접하고 VHDL로 코드를 짜기 전까지는 일반적인 소프트웨어 프로그래밍과 VHDL 코드

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| 리포트 | 10페이지 | 1,000원 | 등록일 2019.07.20

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디시설 - 수 정렬회로 설계

에 대해 배워 본다.실습 내용실습 결과크기비교기VHDL코드- 코드해석 :package를 선언함으로써 사용자 함수나 사용자 데이터 타입을 선언할 수 있으며, VHDL에서는 subtype ... 있는 관계 연산자는 ‘=’, ‘/=’, ‘=’ 이 있으며 피연산자는 모든 데이터형이 가능하지만 연산 결과는 부울형으로 출력된다.크기 비교기결과- VHDL 코드를 작성하면서 설정 ... 코드를 정상적으로 작성하였다는 것을 알 수 있다.수 정렬회로VHDL- 코드해석 : 1~6행에서 입력과 출력 범위를 정하기 위해, package에 입력 데이터의 비트 수와 입력

Non-Ai HUMAN
| 리포트 | 7페이지 | 1,000원 | 등록일 2019.07.20

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디시설 - 전가산기, 전감산기 설계

한다. 또한 이 실습을 통해서는 if~then~elsif~end if(VHDL) 형식과 다양한 방법으로 전가산기를 설계하는 법을 배울 수 있다.실습 내용실습 결과전가산기VHDL코드 ... 고, 컴파일러가 간소화하므로 설계 시간을 줄일 수 있으며 설계 과정에서 발생할 수 있는 오류도 그만큼 줄일 수 있다는 장점이 있다. 하지만 단순히 진리표를 VHDL 코드로 표현한다고 해도 ... 대입한다. 즉 k의 각 비트는 각각 x, y, z의 값을 할당받는다.process 문process는 동작 모델링에서 순차 기술문을 제공하기 위한 기본 구조체이다. VHDL 코드

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| 리포트 | 9페이지 | 1,000원 | 등록일 2019.07.20

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VDHL을 이용한 디지털시계 설계 소스코드 (추가 기능 없음)

Library ieee;Use ieee.std_logic_1164.all;Entity clock isport(clk : in std_logic; -- 20MHz seg_com : buffer std_logic_vector(3 downto 0); seg_data : bu..

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| 리포트 | 3페이지 | 1,000원 | 등록일 2016.02.07 | 수정일 2016.02.12

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디지털 시스템 (VHDL Half Adder, Full Adder, 로직과 VHDL로 설계) 인터비전 report

Report?ALTERA QUARTUS를 이용한 Logic Circuit(Schematic, VHDL coding) -기말-분반Professor학번제출일 2010년 12월 일 ... 2진 짝수 업 카운터 설계(파형)11월 3일Master-Slave FF (회로도)Master-Slave FF (파형)3초과 code (회로도)3초과 code (회로도)11월 10일 ... Half adder (VHDL) C언어로 codingHalf adder (VHDL) 회로도Half adder (VHDL) 파형11월 17일Half adder 동작적 모델 (VHDL

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| 리포트 | 9페이지 | 1,000원 | 등록일 2012.12.28

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디지털 시스템 설계 및 실습 전감산기 설계

와 위에서 빌린 수를 나타내야 한다. 전감산기 설계 과정을 통해 조합 논리회로를 Verilog 또는 VHDL로 설계하는 방법에 대해 공부한다. 또한 이 실습을 통해서는 if ... ~else(Verilog) 또는 if~then~elsif~end if(VHDL) 형식을 배울 수 있다.2. 전감산기의 진리표xyzDB0 ... = ? ?x yz000111100011110010B = x’y + (x ? y)’z3. 전감산기의 블록도4. 전감산기 Verilog 코드1) MyFulladder.vmodule

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| 리포트 | 3페이지 | 1,000원 | 등록일 2020.11.02

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