디지털공학실험 09. UPDOWNCounter 결과

목차

1. VHDL 코드
2. 결과 파형
3. 결론 및 고찰

본문내용

01. VHDL 코드
[ Counter VHDL Module Code ]
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use ieee.std_logic_unsigned.all;

-- Uncomment the following library declaration if using
-- arithmetic functions with Signed or Unsigned values
--use IEEE.NUMERIC_STD.ALL;

<중 략>

03. 결론 및 고찰
Up_Down_Counter 설계에서는 우선 비동기식 reset을 넣어 reset = 0일때 데이터의 Output 을 0000 십진수 0으로 초기화하고, reset = 1인경우 클럭이 상승엣지에서 엑티브되며, direction std_logic값을 이용해 direction = 0 인 경우 카운터가 +1씩 증가, direction = 1 인 경우 카운터가 -1씩 감소하도록 설계하였다.

참고 자료

없음