서울시립대학교 전전설2 3주차 예비레포트(코딩 성공적, A+, 10점 만점 11점)

소개글

"서울시립대학교 전전설2 3주차 예비레포트(코딩 성공적, A+, 10점 만점 11점)"에 대한 내용입니다.

목차

1. Introduction (실험에 대한 소개)
가. Purpose of this Lab
나. Essential Backgrounds (Required theory) for this Lab

2. Materials & Methods (실험 장비 및 재료와 실험 방법)
가. 수행 과제
나. Materials(Equipments, Devices) of this Lab

3. Reference (참고문헌)

본문내용

1. Introduction (실험에 대한 소개)
가. Purpose of this Lab
이번 실험에서는 verilog HDL 언어의 기본 사용법을 익힌다. 또한, 디지털 논리를 설계하는 여러가지 방법론인 bit operators, Gate Primitive, Behavioral modeling을 이용한 설계 방법을 학습한다.
마지막으로 설계한 로직을 시뮬레이션하기 위한 테스트 벤치 작성방법을 익힌다.

나. Essential Backgrounds (Required theory) for this Lab
(1) Verilog HDL과 VHDL의 장단점을 조사하시오.[1]
Verilog과 VHDL은 electronic chip용 프로그램을 작성하기 위한 용어이다. VHDL은 두 가지 중 더 오래된 버전이며, Ada와 Pascal을 기반으로 두 언어의 특성을 상속받았다. Velilog는 비교적 최신이며, C 프로그래밍 언어의 방식을 따른다. 이러한 특징에 따라 한쪽에서의 장점은 한쪽의 단점이 된다.
Verilog는 C를 기반으로 하여 일반적으로 VHDL에 비해 배우기 쉽다. 그에 반해 VHDL은 배우고, 프로그래밍 하기에 조금 더 어렵다.
하지만 Verilog에는 라이브러리 관리 기능이 없다. 이것은 Verilog는 컴파일 과정에서 별도의 파일에 필요한 모듈을 넣는 것이 허용되지 않음을 의미한다. 따라서 큰 규모의 프로젝트에서 파일들을 관리하는 것이 어려울 수 있다. 그에 비해 VHDL은 high-level modeling을 지원하는 더 많은 구성을 가질 수 있다는 장점이 있으며, 프로그래밍 되는 장치의 실제 작동을 반영한다. 따라서 크고 복잡한 프로그래밍을 할 때는 이러한 기능을 활용할 수 있다.

참고 자료

Difference Between Verilog and VHDL
http://www.differencebetween.net/technology/difference-between-verilog-and-vhdl/
wire과 reg의 차이
https://blog.naver.com/ins_soul80/20035251929
http://aboutmadlife.blogspot.com/2015/01/verilog-blocking-non-blocking.html(non -blocking)
https://www.youtube.com/watch?v=kwgvU2MIq1I (blocking and Nonblocing Assignment)