"VHDL code"의 검색결과 입니다.

기간
- 전체
- 3개월
- 6개월
- 1년
- 2년
- 3년
- 5년
직접입력

적용
연관순
- 연관순
- 최신순
영역
- 전체
- 제목
- 본문
- 태그
페이지 수
- 전체페이지
- 1 페이지 ~ 5 페이지
- 6 페이지 ~ 10 페이지
- 직접입력 페이지 ~ 페이지 적용
확장자
- 전체
- 한글
- PDF
- MS워드
- MS엑셀
- MS파워포인트
- 압축파일
- 기타
할인자료 보기

연관검색어

vhdl 7segment 회로 개수 fpga 프로젝트 vhdl 사각형 vhdl 스탑워치 vhdl calculator

판매자 표지는 다운로드시 포함되지 않습니다.

"VHDL code" 검색결과 161-180 / 520건

VHDL을 이용한 Mux, Demux, incoder, decoder, FND 설계 및 실습

VHDL 및 실습ReportMux ~ FND의 설계 및 실습제출일2013년 3월 25일최종기한2013년 3월 25일담당교수최 종 성 교수님학과전 자 공 학 과학번 ... 2009144029이름우 경 제1. 실습명 : 3주차 VHDL 수업 실습2. 실습목표 :(a) 1비트 2x1 Mux Schematic & VHDL(b) 2비트 2x1 Mux Schematic ... & VHDL(c) 1비트 1x2 Mux Schematic & VHDL(d) 2x4 Decoder Schematic & VHDL(e) 4비트 4x1 Mux Schematic & VHDL

Non-Ai HUMAN
| 리포트 | 16페이지 | 1,000원 | 등록일 2014.05.31 | 수정일 2014.06.02

다운로드 장바구니
아주대 논리회로실험 프로젝트 FPGA를 통한 VHDL 구현 프로젝트 - 비밀번호

을 추가시키진 못하였고, 대신에 shifting function을 구현할 때 다양한 방법으로 수정 해 볼 수 있었다.이번 프로젝트를 통해 VHDL coding에 대해서도 깊은 이해를 할 ... 에 대한 문제 해결 과정은 coding에 대한 정확한 이해도 같이 동반되었다. 더불어 신호의 저장, shifting, 7 segment 등 기존 논리회로실험에서 실험한 내용들을 직접 ... 이번 프로젝트의 결과도 같이 합심하여 좋은 결과를 만들어 냈다고 생각한다.[ Appendix : 추가 개선 Source code ]-- 프로젝트에 쓰인 Source code

Non-Ai HUMAN
| 리포트 | 28페이지 | 3,500원 | 등록일 2016.07.09

다운로드 장바구니
VHDL 카운터 설계 및 시뮬레이션

진, 5-6-7반복 3진, 2-13반복 12진)의 VHDL 코드를 짜보고 쿼터스를 통해 시물레이션 돌린 뒤 실습보드에 다운 받아 그 결과를 확인한다.또한, VHDL의 문법 반복문 ... 화=> 5진 카운터Ⅲ. 실습내용 및 결과(1) 16진 카운터-VHDL 코드Reset이 걸리지 않는 한 0에서 15까지 증가하는 15진 카운터의 VHDL 코드를 작성한다.nRst ... 를 확인할 수 있었다.0~3 4~7 8~11 12~15(2) 10진 카운터-VHDL 코드Reset이 걸리지 않는 한 0에서 9까지 증가 후 다시 0이 되는 10진 카운터의 VHDL

Non-Ai HUMAN
| 리포트 | 18페이지 | 2,000원 | 등록일 2017.11.26 | 수정일 2018.08.27

다운로드 장바구니
VHDL실습 상태머신 설계

다.gray code카운터 설계6~12 번째 줄? 입출력 포트를 정의해 주었다.15 번째 줄? s0, s1, s2, s3, s4, s5, s6, s7의 상태를 선언해주었다.20~44 ... VHDL 레포트1.서론(1) state machine(2) BCD Counter(3) Gray Code Counter(4) Dual Counter(5) Stepping Motor ... 로 동작한다.그 외의 상태일 때는 IDLE로 간다.//예를 들어 sw_a와 sw_b가 동시에 1이 되면 코드에서 sw_a를 먼저 검사하므로 STATE_A가 된다.sw_a와 sw_b

Non-Ai HUMAN
| 리포트 | 18페이지 | 2,000원 | 등록일 2019.04.20

다운로드 장바구니
디지털 시스템 설계 및 실습 디멀티플렉서 설계 verilog

다. 따라서 이번 실습에서는 디멀티플렉서의 동작을 이해하고, Verilog 또한 VHDL이 회로로 합성되는 과정을 이해한다.2. 디멀티플렉서의 진리표S1S0Y0Y1Y2Y300I ... 000010I001000I011000i3. 디멀티플렉서의 블록도4. 디멀티플렉서의 Verilog 코드1) DMux.v : case 문 사용module DMux(i, S, y0, y1, y2

Non-Ai HUMAN
| 리포트 | 5페이지 | 1,000원 | 등록일 2020.11.02

다운로드 장바구니
논리회로실험 2014 FSM

번에 2비트 이상 변화하게 하는 것보다도 더 신뢰성 있게 동작한다. Binary와 Gray code는 [ 그림 2 ]처럼 카운트된다. 우리가 설계할 Binary/Gray c ... ] Gray / Binary code[ 표 2 ] Binary / Gray counter 상태표CSMODENSCSMODENS ... ounter를 VHDL로 설계한다.2. Background1) Finite State machine일정한 천이 가능한 상태 내에서만 동작하는 순차 논리 회로로서 FSM의 출력과 다음 상태

Non-Ai HUMAN
| 리포트 | 9페이지 | 1,000원 | 등록일 2014.11.05

다운로드 장바구니
2012년도 2학기 집적회로설계 중간고사

) 이를 검증하기 위한 test bench를 작성하라.=>2. 다음 두 가지 VHDL 코드의 수행과정을 보이고, 그 차이점을 설명하라.=> 두가지에 차이점은첫 번째 소스

Non-Ai HUMAN
| 시험자료 | 2페이지 | 1,500원 | 등록일 2012.11.21

다운로드 장바구니
논리회로설계실험 FlipFlop Register 예비보고서

.진리표와 특성표상태도와 논리기호회로도VHDL 코드소스코드테스트 벤치 코드Waveform실험 2. D flip-flop 4개를 가지는 병렬 레지스터 회로도를 그려보고 4비트 시프트 ... 레지스터를 VHDL을 사용하여 코딩 해 본다.D flip-flop을 사용한 병렬 레지스터 회로도4비트 시프트 레지스터 VHDL 코딩구조적 모델링 소스코드테스트 벤치 코드 ... =2504115&lmsBlbdId=4 >고찰비동기 입력 신호를 포함하지 않은 JK Flip-flop VHDL 코드를 살펴 보겠다. 입력 신호로 J와 K 그리고 CLK을 지정하였다. 그리고

Non-Ai HUMAN
| 리포트 | 6페이지 | 1,000원 | 등록일 2018.01.10

다운로드 장바구니
VHDL실습 디지털 시계

VHDL 및 실습디지털 시계 설계 및 시뮬레이션1.서론‘디지털시계‘ 라는 전체 시스템의 설계를 vhdl이나 schematic등 하나의 디자인이 아닌 기능별로 블록화, 부품화 하 ... MUX를 확인할 수 있다.1초 생성기1초 생성기의 코드는 다음과 같다. 전체 회로 컴파일 시에는 왼쪽의 코드처럼 해야 하지만 시뮬레이션을 할 때는 오른쪽 사진의 23번째 줄 ... 를 통해 설계한 1초 생성기를 확인 할 수 있다.60진 카운터60진 카운터의 코드는 다음과 같이 짤 수 있다.60에는 일의자리와 십의자리가 있어야 하므로 port에서 일의자리와 십의자리

Non-Ai HUMAN
| 리포트 | 14페이지 | 2,000원 | 등록일 2019.04.20

다운로드 장바구니
VHDL실습 MUX 및 Decoder

1bit 2?1 multiplexer로 작동할 수 있도록 코드를 짠다.다음과정들은 schematic으로 디자인한 과정과 동일하다.schematic과 vhdl로 설계한 것이 RTL ... VHDL 및 실습MUX 및 Decoder 설계 및 시뮬레이션1.서론 및 배경이론논리게이트를 사용한 흐름제어-> ENABLE은 ‘할 수 있게 하다’라는 의미로 출력을 제어할 수 있 ... 을 볼 수 있지만 우리 실습과정에서는 크게 상관이 없으므로 이대로 진행한다.내가 설계한 칩이 어느 위치에 있는지 확인할 수 있다.file-new-VHDL file을 열어 다음과 같이

Non-Ai HUMAN
| 리포트 | 18페이지 | 2,000원 | 등록일 2019.04.20

다운로드 장바구니
Gray code converter design - 디지털회로설계 프로젝트1

다. 이erter를 설계하고, 시뮬레이션을 통하여 동작을 확인한다.위의 설계과정 (2)에서 구한 식으로 gray code converter를 설계하기 위해 VHDL code를 짜면 다음 ... 디지털회로설계설계11. 설계제목: Gray code converter design2. 개요B1, B2, B3 3개의 binary code input을 G1, G2, G3 3개 ... 의 gray code output이 나오도록 설계한다. 우선, truth-table에서 구한 POS, SOP를 이용하여 설계한 다음 truth-table karnough map을 이용

Non-Ai HUMAN
| 리포트 | 11페이지 | 1,500원 | 등록일 2014.02.17

다운로드 장바구니
병렬 가산기 설계 예비보고서

) BCD - 2진화 10진법으로 binary-coded decimal의 약어. 이 코드는 0~9까지의 10진수 1자리를 4비트의 2진수로 표현한 것이다. 10진수를 나타낼 경우 8 ... 1. 실험 목표 - VHDL 라이브러리의 기본적인 문법을 이해하고, 전가산기를 이용하여 병렬가산기를 설계한다.2. 예비 이론 ※ signal과 variable의 차이(1 ... -4-2-1이라는 자리값을 부여한 4비트의 2진수로 표현하고, 자리값의 합이 10진의 1자리를 나타내고 있다(2) BCD 덧셈 - BCD 코드는 10진수를 0~9까지 2진화한 코드

Non-Ai HUMAN
| 리포트 | 5페이지 | 1,000원 | 등록일 2014.07.25

다운로드 장바구니
디시설 - ‘1’ 개수 카운터 Leading one 카운터 설계

하므로 loop 문 안에서 다른 조건을 적용해야 한다. 이 실습에서는 loop 문을 다양하게 활용하는 방법에 대해 배울 수 있다.실습 내용실습 결과‘1’ 개수 카운터 VHDL 코드 ... - 코드 주요 내용 및 동작 부분 해석for ~ loop문 : loop 문은 같은 코드가 여러 번 반복될 때 유용하다. loop 문도 if 및 case 문과 같이 순차적인 실행이 ... 를 decimal로 변경해주었으며, 출력결과는 입력의 ‘1’의 개수와 동일하게 정상 출력된다는 것을 알 수 있다.- 코드 주요 내용 및 동작 부분 해석while ~ loop문 : 15행

Non-Ai HUMAN
| 리포트 | 6페이지 | 1,000원 | 등록일 2019.07.20

다운로드 장바구니
Design Flow of a Digital IC 요약

을 사용한다.Physical design/Layout synthesis phase (물리적 디자인/레이아웃 합성 단계)- 논리 합성으로 검증된 VHDL 코드를 가지고 Synopsis ... - 이 단계에서는 FPGA나 CPLD(complex PLD) 등에 사용가능한 비트스트림 파일을 생성한다.- 초기합성을 거치면 HDL 코드의 기능 검증을 위해 테스트 벤치를 통한

Non-Ai HUMAN
| 리포트 | 3페이지 | 1,000원 | 등록일 2020.04.15

다운로드 장바구니
논리회로실험 프로젝트 예비

하였다. 단, 해당 코드는 이해를 돕기 위해 간략히 나타 내었고, 실제 프로젝트 진행 시에는 VHDL 문법에 맞게 수정해야 한다.

Non-Ai HUMAN
| 리포트 | 8페이지 | 1,000원 | 등록일 2018.09.26

다운로드 장바구니
VHDL VGA Pattern Generator

띄우기04실습결과05실습소감01. 실습목적① 클럭 분주를 동한 VGA Pattern Generator을 설계하고 클럭과 데이터 전송의 상관관계를 안다.② VHDL을 이용하여 R ... , G, B 3색을 세로줄 패턴으로 화면에 Display 한다.③ VHDL을 이용하여 R, G, B, W 4색을 가로줄 패턴으로 그라데이션하여 화면에 Display 한다.④ VHDL ... 코드를 이용하여 R, G, B 3색으로 나의 이름을 화면에 Display 한다.⑤ ②, ③, ④번을 Key를 이용하여 한 번에 설계한다.02. 이론빛의 삼원색RGB 전체 색 표현

Non-Ai HUMAN
| 리포트 | 16페이지 | 2,000원 | 등록일 2017.11.26 | 수정일 2018.08.27

다운로드 장바구니
판매자 표지

multiplexer(멀티플렉서) VHDL 실습보고서

)VHDL Source1-1) 2-1 multiplexer그림6. 2-1multiplexer코드2-1multiplexer 모듈입니다. 2비트의 input을 구성하고, selection ... multiplexer그림 7. 8-1multiplexer 코드8-1multiplexer 모듈입니다. 8비트의 input(mux8_i)을 구성하고, 3비트의 selection 비트(mux8_s ... )Test bench source그림 8. 8-1multiplexer TestBench 코드8-1multiplexer을 기반으로한 Testbench 앞부분(선언부) 입니다. 입니다

Non-Ai HUMAN
| 리포트 | 12페이지 | 2,000원 | 등록일 2020.12.20 | 수정일 2020.12.27

다운로드 장바구니
성균관대 논리회로 설계실험 VHDL을 이용한 8bit decimal Counter

성균관대 논리회로 설계실험 VHDL을 이용한 8bit decimal Counter입니다.당시 한태희 교수님이셨고, 두번째 과제였습니다.8bit decimal Counter schematic 및 소스코드 첨부합니다.modelsim 상에서 VHDL파일로 실행가능합니다.

Non-Ai HUMAN
| 리포트 | 1,000원 | 등록일 2017.05.23

다운로드 장바구니
디지털 논리회로(디논), ModelSim을 이용한 VHDL설계 (4bit full adder, 4비트 전가산기)

디지털 논리회로 [ModelSim을 이용한 VHDL 실습 과제]실습 내용: ModelSim을 이용해 4bit full adder를 설계하고 테스트벤치를 이용해 시뮬레이션 파형 ... 출력의 식을 통해 1bit full adder의 내부를 구현한다.Figure SEQ Figure \* ARABIC 1 1bit fulladder위 코드에서 Sum은 한 줄에 쓰 ... 면 코드가 너무 길어지므로 아키텍처 내에 시그널 ksw_temp를 선언하여 을 할당하였다. (ksw_temp)’= 이므로위와 같이 Sum을 과 ksw_temp로 나타낼 수 있다. 위 식

Non-Ai HUMAN
| 리포트 | 7페이지 | 3,000원 | 등록일 2020.07.09 | 수정일 2021.10.21

다운로드 장바구니
논리회로설계실험 스톱워치 설계과제2 결과보고서

를 수행하며 디바운싱 코드와 분주기 설정 코드에 대하여 이해하였으며 stopwatch를 구현하는데 있어 필수적인 요소로 사용되었다. 또한 VHDL로 작성된 코드를 RoV-Lab ... 는 분, 초,초의 시간을 표현하는 stopwatch VHDL 코드를 작성해 보고 RoV-Lab3000을 사용하여 하드웨어에서의 동작을 확인한다. 최종적으로 작성된 소스코드와 하드웨어 ... 논리회로설계 실험 설계과제 보고서 #2Stopwatch실험 배경 및 목표VHDL을 이용한 여러가지 VHDL표현 방식에 대해서 이해하였으며 그에 따른 여러 조합회로와 순차회로 설계

Non-Ai HUMAN
| 리포트 | 9페이지 | 8,000원 | 등록일 2018.01.10

다운로드 장바구니

이전10개 4 5 6 7 8910 11 12 13 다음10개

파워링크

신청하기