BCD가산기 설계

*성*
최초 등록일
2017.07.18
최종 저작일
2016.05
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목차

1. 실습 내용
2. VHDL 코드
3. 시뮬레이션 결과
4. 고찰

본문내용

□ 실습 내용
입력된 값들을 정렬하여 정렬된 순서를 출력으로 나타낸다.

□ VHDL 코드
package my_package is
constant adder_width : integer := 4;
constant result_width : integer := 4;
subtype adder_value is integer range 0 to 2**adder_width-1;
subtype result_value is integer range 0 to 2**result_width-1;
end my_package;

library ieee;
use ieee.std_logic_1164.all;

참고 자료

없음
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