디시설 - 전가산기, 전감산기 설계

최초 등록일
2019.07.20
최종 저작일
2019.03
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목차

1. 제목
2. 실습 목적
3. 실습 내용/ 실습 결과
4. 연습문제
5. 실험 결과 및 고찰
6. 참고문헌

본문내용

제목
전가산기, 전감산기 설계

실습 목적
전감산기는 한 자리 이진수 뺄셈 시, 전가산기에서 더한 결과 캐리가 발생하는 것과 반대로 아랫자리에서 발생하는 빌림수를 고려해야 한다. 그리고 감산한 결과와 위에서 빌린 수를 나타내야 한다. 전가산기, 전감산기 설계 과정을 통해 조합논리회로를 VHDL로 설계하는 방법에 대해 공부한다. 또한 이 실습을 통해서는 if~then~elsif~end if(VHDL) 형식과 다양한 방법으로 전가산기를 설계하는 법을 배울 수 있다.

전가산기 VHDL 코드분석
* 전가산기란?
- 전가산기는 3비트에 대해 산술 덧셈을 실행하는 조합논리회로이다. 이 회로는 3비트 입력과 2비트 출력으로 구성된다. 입력 중 가장 마지막 비트는 아랫자리에서 올라오는 캐리를 나타낸다. 3비트 덧셈 결과는 0~3까지의 범위를 가지므로 출력은 최소한 2비트가 필요하다. 출력 2비트는 각각 2진 덧셈 결과 S와 캐리 C를 나타내며, 캐리는 윗자리로의 올림수를 나타낸다.

참고 자료

양영일, 『VHDL을 이용한 디지털 논리회로 설계』, 미래컴(2010)
노승환, 『디지털 시스템 설계 및 실습』, 한빛아카데미(2017)

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