서울시립대학교 전자전기컴퓨터설계실험2 제11주 Lab10 Post

최초 등록일
2017.09.04
최종 저작일
2016.09
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목차

I. Expected Results
II. Results
III. Discussion
IV. Conclusion
V. Reference

본문내용

 Digital Watch
A. Pre-Lab의 source code로 실험한 결과, 분주한 clock을 다른 module 혹은 always 구문에서 사용할 경우 delay가 발생함을 확인하였다. 따라서 시간을 count up 하는 알고리즘을 internal clock인 1kHz로 수정하고 실험한 결과, 정상적으로 동작함을 확인하였다.
 Calibration of Digital Watch
A. 기존의 bus switch를 사용하여 시간을 조절하는 mode로 진입하는 알고리즘을 button switch를 길게 누르면 시간을 조절하는 mode로 진입하도록 수정하였다. 수정 전과 수정 후 모두 정상적으로 동작함을 확인하였다.

참고 자료

Datasheet - HBE-Combo II-SE VHDL과 Verilog HDL을 이용한 디지털 논리 회로 설계-XILINX-090508, 한백전자 기술연구소.

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