성균관대 논리회로 설계실험 VHDL을 이용한 8bit decimal Counter

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최초 등록일
2017.05.23
최종 저작일
2014.04
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소개글

성균관대 논리회로 설계실험 VHDL을 이용한 8bit decimal Counter입니다.
당시 한태희 교수님이셨고, 두번째 과제였습니다.
8bit decimal Counter schematic 및 소스코드 첨부합니다.
modelsim 상에서 VHDL파일로 실행가능합니다.

컴파일 실행환경

VHDL/modelsim

압축파일 내 파일목록

counter10/counter10.cr.mti
counter10/counter10.mpf
counter10/counter10.vhd
counter10/counter10.vhd.bak
counter10/tb_counter10.vhd
counter10/tb_counter10.vhd.bak
counter10/vsim.wlf
counter10/work/
counter10/work/_info
counter10/work/_lib.qdb
counter10/work/_lib1_1.qdb
counter10/work/_lib1_1.qpg
counter10/work/_lib1_1.qtl
counter10/work/_lib1_2.qdb
counter10/work/_lib1_2.qpg
counter10/work/_lib1_2.qtl
counter10/work/_vmake
논리회로설계실험 homework2.docx

참고 자료

없음

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