"VHDL설계및실습"의 검색결과 입니다.

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디지털 워치 vhdl vhdl 성결대 논리회로 verilog 결과보고서 전전설2 Lab03 디시설 12진 카운터 4-bit Adder

"VHDL설계및실습" 검색결과 41-60 / 164건

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(합격자소서)서울교통공사 전자

과정을 수료하였습니다. 그러나 생소한 디스플레이 이론과 Mask 패턴 설계 같은 실습과정은 너무나 어렵게 다가왔습니다. 그래서 도서관을 아지트 삼아 논문과 자료검색을 하고, 정말 ... 엔지니어로써 일하면서 PLC 및 센서를 활용한 공장 자동화 시스템 구축 경험과 노하우를 쌓았습니다. 이 같은 경험을 바탕으로 유지보수 뿐만이 아니라 서울교통공사만의 Brand를 가진 ... 고 있는 제 자신을 발견할 수 있었습니다. 이러한 노력과 도전정신으로 전자 분야 업무를 200% 수행하겠습니다.3. 지원직무와 관련된 경력 및 경험활동의 주요내용과 본인의 역할

자기소개서 | 2페이지 | 3,000원 | 등록일 2020.12.31

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(합격자소서)경신 연구개발

전자회로의 기본이 되는 구성요소에 대하여 이해 및 응용지식을 쌓을 수 있었습니다. 이는 앞으로 전자제어기기를 연구, 설계할 때 설계 오류에 의한 Risk를 최소화 하는 데 큰 밑 ... 을 배우고 단계별 프로젝트를 통하여 실습을 하였습니다. 조금은 생소하게 느껴지는 디스플레이 이론은 처음에는 어렵게 다가왔습니다. 하지만 도서관에서 해당 자료를 직접 찾아보고 정말 ... 이해가 안되는 것은 교수님께 질문을 드리면서 조금씩 지식을 쌓아갔습니다. 그러나 Mask패턴 설계와 같은 프로젝트에는 적응하기 어려웠습니다. 정해져 있는 결과를 알아가는 것이 아니

자기소개서 | 4페이지 | 3,000원 | 등록일 2020.12.31

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(합격자소서)동서발전 발전 전기업무

을 수료하였습니다. 그 과정은 차세대 디스플레이 교육으로 TFT-LCD, AMOLED, FED 등 생소하게 느껴지는 디스플레이 이론과 Mask 패턴 설계와 같은 실습은 너무나 어렵 ... 4학년 때, 전자공학실험 수업으로 FPGA기반 VHDL을 이용한 라인트레이서 프로젝트를 수행하였습니다. 프로젝트의 내용은 8자형의 트랙에서 각 팀만의 방식으로 라인트레이서를 주행 ... , 그리고 현상에 따른 설비 문제점 및 개선점을 파악하여 설비보전 및 개선에 대한 경험과 저만의 노하우를 축적할 수 있었습니다. 특히, 6시그마 프로젝트 기법을 활용하여 detect

자기소개서 | 3페이지 | 3,000원 | 등록일 2020.12.31

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삼성전자 공정기술 합격 자기소개서 (3)

고 불량의 원인을 규명하기 위해 작업을 다른 부서와 긴밀하게 협업하는 과정은 매우 중요합니다.[경험 1. 반도체 공정 실습]학과의 특성상 실습 또는 설계 과목이 비교적 많 ... 하며 연을 이어나가고 있습니다.[적극적인 소통의 즐거움]3학년 겨울 캐나다에 있는 Niagara College에 방학 동안 연수를 다녀왔습니다. VHDL system을 경험해볼 수 ... 들이 집약되어 현재 차량 원격 시동 및 공조시스템 정도를 제어할 수 있는 수준이 아닌 좀 더 진보된 커넥티드 카를 만날 수 있을 것을 기대합니다.결국, 이러한 것들이 실현되기 위해서

자기소개서 | 5페이지 | 3,000원 | 등록일 2023.02.06

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(합격자소서)애경산업 공무분야

, FED 등 생소하게 느껴지는 디스플레이 이론과 Mask 패턴 설계와 같은 실습은 너무나 어렵게 다가왔습니다.그러나 포기하지 않았습니다. '노력은 배신하지 않는다'는 것을 알 ... 엔지니어로써 3년간 근무하며 데이터를 통한 현상분석, 그리고 현상에 따른 설비 문제점 및 개선점을 파악하여 설비자동화 개선에 대한 경험과 저만의 노하우를 축적할 수 있 ... , 전자공학실험 수업으로 FPGA기반 VHDL을 이용한 라인트레이서 주행 프로젝트를 수행하였습니다. 팀장이었던 저는 다른 팀들과 차별성을 두고 싶었습니다. 그래서 다른 팀들은 P

자기소개서 | 4페이지 | 3,000원 | 등록일 2020.12.31

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VHDL실습 MUX 및 Decoder

VHDL 및 실습MUX 및 Decoder 설계 및 시뮬레이션1.서론 및 배경이론논리게이트를 사용한 흐름제어-> ENABLE은 ‘할 수 있게 하다’라는 의미로 출력을 제어할 수 있 ... 을 볼 수 있지만 우리 실습과정에서는 크게 상관이 없으므로 이대로 진행한다.내가 설계한 칩이 어느 위치에 있는지 확인할 수 있다.file-new-VHDL file을 열어 다음과 같이 ... 1bit 2?1 multiplexer로 작동할 수 있도록 코드를 짠다.다음과정들은 schematic으로 디자인한 과정과 동일하다.schematic과 vhdl로 설계한 것이 RTL

리포트 | 18페이지 | 2,000원 | 등록일 2019.04.20

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디시설 - 기본적인 디지털 논리회로 설계

결과 보고서( 기본적인 디지털 논리회로 설계 )제목기본적인 디지털 논리회로 설계실습 목적본 실습에서는 기본 논리 게이트로 구성된 회로를 Schematic과 VHDL로 각각 설계 ... 는 입력 a, b의 입력 신호 값이 바뀌고, 약 11ns의 지연 없이 즉시 바뀔 것이다.실습 결과 및 토의결론? 실습결과 Schematic으로 하거나 VHDL로 하거나 결과는 같 ... 하여 시뮬레이션 후, 시뮬레이션 결과가 작성한 진리표와 일치하는지 확인함으로써 논리회로 설계 과정과 설계 방식의 차이점과 장단점을 비교한다.실습 내용실습 결과Schematic설계1

리포트 | 10페이지 | 1,000원 | 등록일 2019.07.20

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디시설 - 패리티 발생기, 검사기 설계

.실습 내용실습 결과패리티 발생기 VHDL 코드- 코드 주요 내용generic : generic은 파라미터의 값을 결정할 수 있게 하며, 쉽게 수정할 수 있으므로 설계를 쉽게 변경 ... 결과 보고서( 패리티 발생기, 검사기 설계 )제목패리티 발생기, 검사기 설계실습 목적패리티 비트는 데이터 전송 도중 오류가 발생했는지 검사하는 데 사용된다. 수신 측에서는 송신 ... 측에서 전송한 데이터에 대해 데이터에 포함된 ‘1’의 개수를 카운트하여 오류가 발생했는지 판단한다. 이 실습에서는 데이터 오류를 검사하는 데 사용되는 패리티 비트에 대해 알아본다

리포트 | 6페이지 | 1,000원 | 등록일 2019.07.20

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디시설 - 4비트 가산감산기 , BCD 가산기

2진 결과를 다시 BCD로 출력하기 위해 BCD로 변환하는 과정을 실습한다.실습 내용실습 결과4비트 가산기VHDL코드- 코드 주요 내용 및 동작 부분 해석package 선언 : 1 ... ”“0011”0x88“1001”“1001”0x1218실험 결과 및 고찰이번 실험은 BCD 가산기를 설계하고 원리를 알아보는 실험 이었다. 입력으로는 0~9의 값 2개를 받고 합을 구 ... 결과 보고서( 4비트 가산/감산기 , BCD 가산기 )제목4비트 가산/감산기 , BCD 가산기실습 목적BCD는 디지털에서 사용하는 2진 코드를 이용해 10진수를 표현한 값이

리포트 | 10페이지 | 1,000원 | 등록일 2019.07.20

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디시설 - ‘1’ 개수 카운터 Leading one 카운터 설계

결과 보고서( ‘1’ 개수 카운터 / Leading one 카운터 설계 )제목‘1’ 개수 카운터 / Leading one 카운터 설계실습 목적이 실습에서는 입력되는 이진 벡터 ... 하므로 loop 문 안에서 다른 조건을 적용해야 한다. 이 실습에서는 loop 문을 다양하게 활용하는 방법에 대해 배울 수 있다.실습 내용실습 결과‘1’ 개수 카운터 VHDL 코드 ... - 코드 주요 내용 및 동작 부분 해석for ~ loop문 : loop 문은 같은 코드가 여러 번 반복될 때 유용하다. loop 문도 if 및 case 문과 같이 순차적인 실행이

리포트 | 6페이지 | 1,000원 | 등록일 2019.07.20

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VHDL을 이용한 논리 게이트 실습

VHDL 및 실습ReportQuartusⅡ를 이용한 기본 논리게이트 실습제출일2013년 3월 18일제출기한2013년 3월 18일담당교수최 종 성 교수님학과전 자 공 학 과학번 ... 2009144029이름우 경 제1. 실습명 : QuartusⅡ를 이용한 기본논리게이트(And,Or,Nand,Nor,Not,Xor,Xnor)의 설계 및 실습2. 실습목표 :(1 ... ) QuartusⅡ로 기본논리게이트 설계를 Schematic과 VHDL로 해보고 비교해본다.(2) 기본논리게이트의 반복설계로 QuartusⅡ를 숙달한다.3. 이론 :(1) 기본논리게이트

리포트 | 28페이지 | 1,000원 | 등록일 2014.05.31 | 수정일 2014.06.02

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서울시립대 전자전기설계2(전전설2) 3주차 사전보고서

2019년 전자전기컴퓨터설계실험23주차 사전보고서1. Verilog HDL과 VHDL의 장단점Verilog HDL : C를 기반으로 하는 언어, 대소문자를 구분함, 전자시스템 ... 설계 기능 게이트 어레이 및 집적회로와 같은 디지털 및 혼합 신호 시스템을 설명하기 위해 전자 설계 자동화에 사용되는 언어, Verilog보다 복잡, 다른 클래스와 함께 변수 ... 을 모델링하는데 사용되는 언어, VHDL보다 약한 형식, 패키지 개념이 없이 VHDL보다 간단한 데이터 유형으로 프로그래밍. 소프트웨어 프로그래밍 언어의 라이브러리 관리가 부족

리포트 | 8페이지 | 1,500원 | 등록일 2019.10.13

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VHDL을 이용한 digital watch 설계

VHDL 및 실습ReportDigital Watch제출일2013년 4월 15일최종기한2013년 4월 15일담당교수최 종 성 교수님학과전 자 공 학 과학번2009144029이름 ... 우 경 제1. 실습명 : Digital Watch2. 실습 목표? 계층구조를 사용하여 디지털시계를 VHDL로 구현하고 DE2 보드동작을 확인한다.? VHDL로 설계한 코드 ... 생 하나의 디자인이 아닌 기능별로 구분된 최소 모듈단위로 설계하고 이를 Top-Down 구조로 연결, 설계한다. 디지털시계의 설계는 이전에 실습한 Mux, Counter등

리포트 | 19페이지 | 2,000원 | 등록일 2014.05.31 | 수정일 2014.06.02

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VHDL실습 메모리(ROM,RAM)설계

VHDL 레포트1.서론 - (1) signal vs variable(2) ROM vs RAM2.실습내용 - (1) signal(2) variable(3) ROM(4) RAM1 ... ? RADDR : read address출력신호? DATA_OUT : read datasignal2.실습내용signal을 이용한 시프트레지스터 설계는 다음과 같다.6번째 줄~12번째 줄? 입 ... , procedure 내부에서만 사용가능하다.④ 값의 갱신이 바로바로 이루어진다.⑤ 순차코드 내부에서만 사용가능하다.(2) ROM vs RAMBus = 8bit? ROM 설계Address = 2

리포트 | 10페이지 | 2,000원 | 등록일 2019.04.20

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VHDL실습 디지털 시계

VHDL 및 실습디지털 시계 설계 및 시뮬레이션1.서론‘디지털시계‘ 라는 전체 시스템의 설계를 vhdl이나 schematic등 하나의 디자인이 아닌 기능별로 블록화, 부품화 하 ... 적으로 구조화 하여 설계한다. 그럼 위 과정의 순서대로 디지털시계를 설계하는 것을 적어보려 한다.2.실습내용2x1 MUX프로젝트를 새로 생성할 때, 평소에는 다음과 같은 창에서 그냥 ... 여 이를 Top-Down구조로 연결하여 설계해 보았다.우선, 디지털시계를 설계하기 위해서는 다음의 회로들을 설계해야 한다.① 2x1 MUX② 1초 생성기 ? 시계에서 1초씩 흘러가

리포트 | 14페이지 | 2,000원 | 등록일 2019.04.20

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VHDL 디지털 시계 digital watch

1Digital Watch1. 실습목적디지털 타이머에 필요한 카운터들을 직접 만들어 보고, Component 구문을 활용하여 1초마다 시간이 흐르는 디지털 시계를 설계한다.2 ... 로 Schematic을 사용할지 VHDL을 사용할지는 설계하는 사람(리더)이 결정한다.Top Entity Schematic장점: 심볼 형태->한눈에 알아보기 쉬움즉, 전체적 구성을 알기 쉬움 ... 단점: 복잡하고 Top Disign은 쿼터스 프로그램 밖에 못 쓴다.VHDL장점: 디자인이 바뀌어도 사용 가능하다단점: 전체구조를 알아보기 힘들다.(2) Component내가 설계

리포트 | 15페이지 | 2,000원 | 등록일 2017.11.26 | 수정일 2019.06.14

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VHDL 설계 실습 보고서 (전감산기 설계)

VHDL 설계 실습 보고서 VHDL Lab_01일 시학 번이 름제 목전감산기 설계실습 목적전감산기는 한 자리 2진수 뺄셈을 할 때 전가산기에서 더한 결과 캐리가 발생하는 것 ... 과는 반대로 아래 자리에서 발생하는 빌림수를 고려해야 한다. 또한 결과는 감산한 결과와 위에서 빌림수를 나타내야 한다. 전감산기를 설계하는 과정을 통해 조합논리회로를 VHDL로 설계 ... 를 설계하여 시뮬레이션한 결과는 위 진리표에서의 값과 같게 나오는 것을 확인 할 수 있었다.전감산기의VHDL 설계1. 전감산기를 VHDL로 설계하고 아래에 VHDL 코드를 작성하시오

리포트 | 3페이지 | 1,000원 | 등록일 2020.05.29

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VHDL 카운터 설계 및 시뮬레이션

카운터 설계 밑 시뮬레이션VHDL 3차 REPORT목차Ⅰ. 실습목적Ⅱ. 이론(1) SR-F/F (Set/Reset-Flip/Flop)(2) Gated SR-F/F(3) D-F/F ... 화=> 5진 카운터Ⅲ. 실습내용 및 결과(1) 16진 카운터-VHDL 코드Reset이 걸리지 않는 한 0에서 15까지 증가하는 15진 카운터의 VHDL 코드를 작성한다.nRst ... /F(8) Ripple Counter(9) Divided-by-N Ripple CounterⅢ. 실습내용 및 결과(1) 16진 카운터(2) 10진 카운터(3) 5-6-7반복 13진

리포트 | 18페이지 | 2,000원 | 등록일 2017.11.26 | 수정일 2018.08.27

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KB국민카드 IT직 자기소개서

입니다.실패를 했던 대표적인 경험은 3학년 때, VHDL로 FPGA를 설계하는 수업인 임베디드 시스템을 수강하였습니다. 처음 배우는 언어는 곧 잘 이해를 하고 재밌어 했 ... 고, 오류만 수 없이 떴습니다. 프로젝트 발표기한은 다가오는데 마음이 조급해지기만 했습니다. 다른 과목의 시험에는 신경 쓰지 못하고 밤새 VHDL설계만 했습니다. 결국 마감일까지 완성 ... ◎ 자기소개 항목 ▶삶의 핵심가치, 성격의 장단점, 주변인과 갈등관계의 해소 방법, 과거 실패와 성공사례, 향후 인생 설계(3000자)제 삶의 핵심가치는 ‘선택’입니다. 모든

자기소개서 | 3페이지 | 8,000원 | 등록일 2019.12.06

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디지털 도어락 설계 코드, 보고서 ,ppt

1) FPGA 실습키트를 활용하여 디지털 도어락을 구현한다. 2) Switch 입력과 FND 및 LED 출력을 위한 VHDL 코드를 작성한다. 3) 디지털도어락 동작을 위한 내부 ... 상태머신을 설계 및 구현하고, 상태 전환이 설계 사양대로 동작함을 확인한다. 4) 디지털 도어락을 VHDL 코드를 이용하여 구현하고, 이를 Modelsim으로 검증하며, FPGA ... 실습 키트에 적용하여 동작을 확인한다.7Segment Driver 블록으로 전달하는 기능을 수행한다. 스위치 신호는 비동기 신호이므로 동기화기를 이용하여 동기 신호

리포트 | 5페이지 | 4,000원 | 등록일 2016.05.31 | 수정일 2021.12.08

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