서울시립대 전자전기설계2(전전설2) 3주차 사전보고서

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목차

1. Verilog HDL과 VHDL의 장단점
2. Verilog에서 다음의 constant의 의미와 실제로 비트로 표현했을 때 어떻게 나타나는지 조사하시오.
3. Verilog에서 wire형과 reg형의 차이점을 조사하시오.
4. Verilog에서 for문, if문의 사용법에 대하여 조사하시오.
5. reg형 변수 a가 있을 때, 다음과 같이 값을 입력한 후의 a 값을 조사하시오.
6. In-Lab 실습 1~5 과제들을 Verilog HDL 언어로 코딩하고 Synthesize –XST 단계까지 실행하시오.

본문내용

Verilog HDL : C를 기반으로 하는 언어, 대소문자를 구분함, 전자시스템을 모델링하는데 사용되는 언어, VHDL보다 약한 형식, 패키지 개념이 없이 VHDL보다 간단한 데이터 유형으로 프로그래밍. 소프트웨어 프로그래밍 언어의 라이브러리 관리가 부족하여 프로그래머가 컴파일하는 동안 호출되는 별도의 파일에 필요한 모듈을 넣는 것을 허용하지 않음.
VHDL : Pascal과 Ada를 기반으로 하는 언어, 대소문자를 구분하지 않음, 현장 설계 기능 게이트 어레이 및 집적회로와 같은 디지털 및 혼합 신호 시스템을 설명하기 위해 전자 설계 자동화에 사용되는 언어, Verilog보다 복잡, 다른 클래스와 함께 변수의 혼합 또는 연산을 허용하지 않음. 높은 수준의 모델링을 돕는 훨씬 많은 구조를 가지며 프로그래밍되는 장치의 실제 작동을 반영함. 여러 회사 사이의 호환성이 보장됨. 라이브러리 관리가 가능함.
-요약 : Verilog가 VHDL보다 문법적으로 자유롭고, 쉬우나, 복잡한 작업에서는 VHDL이 더 유리함.

참고 자료

없음