"VHDL설계및실습"의 검색결과 입니다.

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디지털 워치 vhdl vhdl 성결대 논리회로 verilog 결과보고서 전전설2 Lab03 디시설 12진 카운터 4-bit Adder

"VHDL설계및실습" 검색결과 121-140 / 164건

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2018 한국인터넷진흥원, KISA 기술분야 자기소개서,자소서 대졸

이 있었다면 무엇이었고, 어떻게 극복하였는지 기술해 주십시오. (1000byt이내)대학교 3학년 전공수업이었던 ‘컴퓨터종합설계’ 과목은 VHDL(VHSIC Hardware ... 2017상반기 한국인터넷진흥원 기술 분야 대졸수준한국인터넷진흥원정보통신망 이용촉진 및 정보보호 등에 관한 법률 제52조를 근거로 2009년 7월 23일 기존 한국정보보호진흥원 ... , 한국인터넷진흥원, 정보통신국제협력진흥원이 통합되어 설립되었다.주요 업무①안전한 유비쿼터스 사회 환경 조성 : 사이버 침해사고 및 해킹·바이러스, 개인정보침해와 같은 인터넷 역기능

자기소개서 | 4페이지 | 8,000원 | 등록일 2017.03.12 | 수정일 2018.05.18

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[11주차] LCD

과 목 : 논리회로설계실험과 제 명 : Digital Clock 설계담당교수 : 정일섭 교수님학 과 : 전자전기공학과학 년 : 3학년이 름 :제 출 일 :논리회로설계실험 - 7차 ... 실습 과제7조 ( 유광위 / 박석호 )0. PurposeLCD test를 수행한다. LCD Module의 기능을 이해하고 내부 Register, RAM, ROM각각의 기능과 역할 ... Generator RAM(CGRAM)에 대한 Address 정보를 저장하는 쓰기만 가능한 Register이다.▣ Clear 및 커서의 이동에 대한 명령코드를 가지고 있다.(2) Data

리포트 | 10페이지 | 2,000원 | 등록일 2012.06.30

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[12주차] Calulator

위 / 박석호 )0. Purpose지난시간에 배운 LCD를 활용하여 감가산기의 설계를 해본다. 감가산기는 앞에서 실습했던 4bit full_adder를 사용하고 이에 대한 입력 ... -lab 3000을 이용하여 LCD를 구현하는 것은 바로 전주에 실습을 해보았습니다. 중요한 점은 이미 ROM에 각 문자 및 숫자에 대한 것들이 지정이 되어 있으므로 필요한 문자 ... 과 목 : 논리회로설계실험과 제 명 : 계산기 설계담당교수 : 정일섭 교수님학 과 : 전자전기공학과학 년 :이 름 :제 출 일 :논리회로설계실험 - 계산기 설계 과제7조 ( 유광

리포트 | 20페이지 | 2,000원 | 등록일 2012.06.30

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2-port Nand,Xor, 3-port AND gate의 설계

3주차 과제1. 설계 배경 및 목표지난 주에 실습하였던 2 port AND Gate와 OR Gate를 바탕으로 첫 번째 설계로는 2 port NAND Gate와 XOR ... Gatput)출력(output)ABCZ00000010010010000110101011001111ABCZZ = A · B · C2. 관련 기술 및 이론(4) 객체(Object) VHDL ... ) 신호(Signal) signal 객체의 경우 a, b, c는 객체의 이름이며 a, b, c의 객체의 종류는 signal이므로 선으로의 구현이 가능하다는 것이다. VHDL 설계

리포트 | 25페이지 | 1,000원 | 등록일 2010.06.24

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HBE-COMBOⅡ 를 이용한 주유기기 구현

명VHDL 설계 및 실습책 임 자(팀장)성 명소 속학 번학 년연 락 처과제 명HBE-COMBOⅡ 를 이용한 주유기기 구현개발기간참여학생학번이름전공1. 과제 진척 개요- 주제 ... 고, 시행착오를 겪으면서 더욱 확고한 지식을 이룩한다.3. 과제 범위- Altera Quartus Ⅱ를 사용한 VHDL 디지털 논리회로 설계4. 업무 분장-설계교과목 과제 최종보고서교과목 ... -COMBOⅡ KIT를 이용하여, 주유기기를 구현함으로서 VHDL 언어 와 KIT의 기본원리를 파악, 그 능력을 향상 시키고자 한다.② 설계개요VFD를 이용하여, 사용자에게 간단

리포트 | 17페이지 | 3,000원 | 등록일 2010.11.28

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xilinx를 이용한 FPGA실습

14주차 과제FPGA 실습1. 설계 배경 및 목표• RoV-Lab 3000을 이용하여 FPGA를 실습한다. • RoV-Lab 3000의 사용법을 숙지하고 구조와 각 부분별 역할 ... 가 오른쪽에서 왼쪽으로 이동하는 것을 확인할 수 있다.4. 설계 결과(Buzzer)Buzzer에서 소리가 나는 것을 확인할 수 있었다.5. 토 의이번 실습은 VHDL을 이용 ... 을 확인한다. • 3가지 예제 LED1, 2, BUZZER를 설계하고 그 결과를 RoV-Lab 3000 을 이용하여 실제로 동작하는지 확인한다.2. 관련 기술 및 이론(1) RoV

리포트 | 13페이지 | 1,000원 | 등록일 2010.06.24

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xilinx를 이용한 플립플롭(Flipflop)과 레지스터(Register)의 설계

을 VHDL로 어떻게 구현하는지 알아보고 실습하며 시뮬레이션으로 결과값이 옳은지 확인한다. • 주어진 D 플립플롭을 이용하여 4 bit 레지스터를 설계한다. 설계 조건은 c ... 9주차 과제순차회로-플립플롭, 레지스터설계1. 설계 배경 및 목표• D 플립플롭과 레지스터의 정의와 특성을 알고 이해한다. • reset과 enable핀이 있는 D 플립플롭 ... 다. 아래의 그림은 D 플립플롭으로 구성된 4비트 오른쪽 방향 쉬프트 레지스터를 나타낸다.4 bit Right Shift Register의 회로도3. 설계 내용 및 방법-- Shift

리포트 | 11페이지 | 1,500원 | 등록일 2010.06.24

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디코더 인코더 설계

1 장 . 설계 ( 실험 ) 배경 및 목표 VHDL 을 이용한 디 코더 (Decoder) 설계 - Case 와 With ~ Select 문을 사용 - 시뮬레이션 방법 : Test ... 게 셋된다 .3 장 . 설계 ( 실험 ) 내용 및 방법 x y z D(0) D(1) D(2) D(3) D(4) D(5) D(6) D(7) 0 0 0 1 0 0 0 0 0 0 0 0 ... 었는지 확인한다 . 결 과 값이 우리가 예상했던 값과 일치함을 확인하였다 . ( 이론에서의 진리표 값과 일치 )5 장 . 토의 이번 설계는 VHDL 을 이용하여 decoder

리포트 | 26페이지 | 2,000원 | 등록일 2010.09.09

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xilinx를 이용한 ROM, RAM설계

12주차 과제Memory설계 – ROM, RAM1. 설계 배경 및 목표• ROM과 RAM의 정의와 특성을 이해하고 data type에 대해 알아본다. • Clock의 rising ... edge에서 동작하고 동기 enable기능을 갖는 3X8 ROM을 VHDL로 설계한다(ROM table은 임의로 작성). • Clock의 rising edge에서 동작하고 동기 ... enable, write enable기능을 갖고 4-bit Read/write address와 4-bit 입출력을 가지는 RAM을 VHDL로 설계한다. • 설계한 RAM과 ROM

리포트 | 17페이지 | 1,500원 | 등록일 2010.06.24

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PreLab> Usage of XilinxISE on Spartan-3 프리렙 스파르탄 3 보드에서 자일링스 사용법

.2i를 다운로드 하여 설치하는 방법을 배운다.둘째, Xilinx ISE 9.2i를 사용하여 VHDL을 이용한 디지털 회로 설계, 그에 대한 시뮬레이션 및 에뮬레이션을 통해 프로그램 ... 설치하는 방법D. Xilinx ISE 9.2i 시작 및 주요기능 사용법 설명ㄱ. 프로젝트 생성 하는 법ㄴ. VHDL Source Code 작성하는 법ㄷ. Functional ... ) 실험 목적2) 실험에 필요한 기본 이론3) 실험 순서A. Project 생성후 New Source Wizard 설정B. VHDL coding 후 SAVE 및 Syntax c

리포트 | 18페이지 | 2,000원 | 등록일 2009.01.02

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[VHDL] 7_Segment를 이용한 타이머 및 다양한 동작 (설계)

1. 과제 개요? 한 학기 동안 배운 VHDL을 충분히 복습하여본다.? 실습기간동안 배운 것 외의 기능을 사용하여본다.? VHDL을 통해 7_Segment를 이용한 타이머 및 ... 다양한 동작을 구현해본다.2. 과제 개요이번 설계과제를 통해 구현 해본 것은 타이머입니다.실습시간에 배운 Switch, LED, 7_Segment 등을 이용하여 구현하였습니다. 0 ... _system IScomponent timer-- 역카운트 Timer 및 7_segment와 LED Diplay Data 처리PORT(clk : IN STD_LOGIC;stop_sw

리포트 | 25페이지 | 1,500원 | 등록일 2010.12.14

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멀티플랙서 비교기 설계

1장. 설계(실험) 배경 및 목표VHDL 을 이용한 멀티플렉서 설계 - 2x1 mux 또는 4x1 mux를 사용하여 8x1 mux를 구성한다. - 시뮬레이션 방법 : Test ... VHDL실습은 멀티플렉서(MUX : multiplexer)와 4비트 비교기(4-bit comparator) 를 설계해 보는 실습이었다. 멀티 플렉서를 설계할 때는 2x1 mux 나 4 ... . 관련 기술 및 이론4비트 비교기(4-bit comparator) 설계 - 두개의 n비트 2진수를 비교하고 이들이 같은지, 같지 않다면 어느것이 더 큰지를 결정하는 비교기 설계

리포트 | 25페이지 | 2,000원 | 등록일 2010.09.09

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4비트 전가산기 감산기 설계

1 장 . 설계 ( 실험 ) 배경 및 목표 VHDL 을 이용한 4bit 전가산기 설계 - 설계방법 : Behavioral Modeling - 시뮬레이션 방법 : Test ... 는 컴포넌트 선언의 포트에 나열되어 있는 신호의 순서와 같아야 한다 .3 장 . 설계 ( 실험 ) 내용 및 방법 4 bit 전가산기 입력과 출력은 bit_vector 또는 std ... 0111 0 1011 0000 1 1100 0 0100 1111 1 0100 1 1111 1111 1 1111 1 4bit 전가산기 예제3 장 . 설계 ( 실험 ) 내용 및 방법

리포트 | 22페이지 | 2,000원 | 등록일 2010.09.09

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[디지털시스템] Project2 보고서 VHDL을 이용한 Digital Clock Mode Generator (소스포함)

위해 이번 실습에서는 3 개의 버튼을 가정하고 그 버튼을 누를 때마다 MODE 가 바뀌도록 구현하여 이 변화를 다른 모듈에 알려주는 MODE GENERATOR 를 VHDL 로 설계 ... 1 Introduction 이번 실습에서는 digital clock chip 에 있어 사용되는 mode generator 를 VHDL(VHSIC Hardware ... Description Language)로 설계한다. 2 Problem Statement 2.1 Describe what the problem is. Digital Clock Chip 에서 사용

리포트 | 13페이지 | 3,500원 | 등록일 2008.07.07

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멀티플렉서(MUX)와 비교기(Comparator)설계

7주차 과제멀티플렉서(MUX)와 비교기(Comparator)설계1. 설계 배경 및 목표이번 7주차 실습은 멀티플렉서(Multiplexer)와 비교기(Comparator)를 설계 ... 비교기 구성1-bit 비교기 진리표4-bit 비교기의 진리표3. 설계 내용 및 방법entity 선언 (입력이 I1, I2, s, 출력이 Iout)Behavioral 방식 ... 하는 것이다.(1) component로 불러올 2x1 MUX 설계3. 설계 내용 및 방법entity 선언(입력이 i와 s, 출력이 o)component문을 사용하여 앞서 설계한 2x1

리포트 | 13페이지 | 1,500원 | 등록일 2010.06.24

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VHDL The Usage of Xilinx ISE on Spartan-3(자일링스 사용법 Post lab)

는 데에 목적이 있다. 우리는 VHDL을 이용한 디지털 회로 설계를 관리하는 project의 생성과 관리 그리고 시뮬레이션과 에뮬레이션을 통하여 실습의 전체적인 흐름을 파악 ... 을 것이다. 또한 사전강의에서 배운 과정 하나하나를 빼놓지 않도록 실험하는 동안 주의를 기울여 실험을 하여야 하겠다.# 참고문헌- ISE를 이용한 VHDL 및 FPGA 실습 ... 하도록 한다. 즉 VHDL 코드를 편집하고, 저장, 가져오기 등 HDL editor에 관한 것과 설계된 코드의 기능적인(functional) 관점을 시뮬레이션 하기위한 Synthesis

리포트 | 8페이지 | 2,000원 | 등록일 2008.09.28

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RS와D플립플롭실험(예비)

한다. 0으로 유지된던 신호가 1의 신호가 짧게 나온다면 이를 펄스라고 한다.(2) Source : 트리거 신호를 얻는 채널을 설정한다.-참고문헌 : , 정보통신실습교재? 실험 설계 및 ... 하다.- 참고문헌 : VHDL을 이용한 디지털 논리회로 설계(William Kleitz)오실로스코프로는 관측하는 신호가 시간에 대하여 어떻게 변화하는가를 조사하는 것이 주목적인데 ... 평가방법(공통)- 예비 및 결과보고서: 50%- 기말고사: 30%- 출석 및 태도: 20%※ 중간고사는 시행하지 않음.※ 태도 점수는 20점 만점으로 평가하며, 이 점수에서 출석

리포트 | 11페이지 | 2,000원 | 등록일 2012.10.11 | 수정일 2013.11.18

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FPGA를 이용한 신호등구현

동작과 응용 설계에 대한 실습과 VHDL(VHSIC Hardware Description Language)언어를 통한 Cording 실습 그리고 Test board를 통한 구현 ... declaration) 및 하나의 entity에 따른 여러 개의 architecture body표현 등을 지원한다.3. 회로설계구조? 디지털시스템을 표현하는 VHDL에서 가장 기본적인 ... 은 면적의 실리콘 상에 설계가 가능하므로 대량 생산될 경우 칩당 단가가 가장 낮지만. 긴 개발시간, 높은 오류 가능성 및 높은 개발비용 때문에 다른 종류의 ASIC으로 대체되어 시장

리포트 | 52페이지 | 1,500원 | 등록일 2007.08.08

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VHDL-Pre lab - Mux and DeMUX

로 으로 이를 이용해 VHDL code 작성 및 Simulation을 구현해 보도록하자.3. Design a 2x1 MUX- describe its input output sign ... signals- describe its functional behaviors- write VHDL codes- make a input/output pin assignment ... the TTL databook- describe its input output signals- describe its functional behaviors- write VHDL c

리포트 | 13페이지 | 2,000원 | 등록일 2009.06.29

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VHDL-Pre lab - Counters

coding이 맞는지 확인해 봐야 한다.ISE를 이용한 VHDL 및 FPGA 실습 , 홍릉과학출판사, 김재철 ... functional behaviors-write VHDL codes-make an input/output pin assignment-write the test bench for the ... its functional behaviors-write VHDL codes-make an input/output pin assignment- write the test bench

리포트 | 9페이지 | 2,000원 | 등록일 2009.06.29

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