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verilog 시계 모듈형 전전설3 전전컴설계실험2 arena 시뮬레이션 Aspen Hysys plus 차이
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"Simulation Module" 검색결과 241-260 / 515건

  • 자료 표지
    M A T L A B - A report regarding MATLAB
    모듈을 이용하여 시뮬레이션을 하는 SIMULINK로 구성되어있다.2.1) 명령어 창(Command Window)· MATLAB의 메인 창으로 명령어의 실행이나 다른 창 열기, 사용 ... ) Simulink· 미분방정식을 풀어주는 프로그램으로, text가 아닌 block을 이용하여문제를 해결한다.· Simulink를 이용해 Modeling과 Simulation이 가능 ... 하며, 그 결과를분석(Analysis)할 수 있다.(그림 4) Simulink Library Browser(그림 5) Simulation(좌)와 Scope를 이용한 측정(우)3. 배열
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    | 리포트 | 15페이지 | 3,000원 | 등록일 2016.06.08
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  • 판매자 표지 자료 표지
    전자전기컴퓨터설계실험2(전전설2)3주차예비
    특별한 의미는 가지지 않는다. 이처럼 C나 JAVA에서도 볼 수 있는 특징들을 가지고 있다.Verilog와 다른 언어들과 비슷하면서 또한 다른 점은 설계의 기본 단위가 모듈이라는 점 ... 이다. 하위 모듈들이 상위 모듈과 연결되어 있으며 각 모듈들은 하나의 체계를 가진다.다. Gate primitive modeling기본적인 구조는 논리 게이트들의 조합 ... 하는 것을 말한다. 모듈 인스턴스에는 순서와 이름에 의한 매핑이 존재한다.바. Verilog HDL 어휘 규칙Integer는 10진수, 16진수, 8진수, 2진수를 사용한다. 형식
    Non-Ai HUMAN
    | 리포트 | 18페이지 | 1,500원 | 등록일 2016.01.14 | 수정일 2017.02.10
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  • 판매자 표지 자료 표지
    네트워크 실험 5주차 결과 레포트
    FINAL-REPORT #5NS2 and NAM네트워크실험1. TCP RENO 코드 및 주석set ns [new Simulator]$ns rtproto DV# nam 만들기set ... et loss_module [new ErrorModel/List]$loss_module droplist 7$ns lossmodel $loss_module $S1 $R1$ns at 0 ... nam..."exit 0}$ns run2. TCP TAHOE 코드 및 주석set ns [new Simulator]$ns rtproto DV# nam 만들기set nf [open
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    | 리포트 | 7페이지 | 2,000원 | 등록일 2014.01.19
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  • 자료 표지
    [VerilogHDL] 4bit 2진 덧셈기 설계(LED 및 dotmatrix 제어)
    하면서 디스플레이 된다.A, C키패드 눌렀을 때와 3, 7 키패드를 눌렀을 때의 결과를 RTL Simulation을 이용하여 확인한다.■ 개념설계HBE-COMBOⅡ 트레이닝 키트 상 ... *************10111010001101101101011111module bitadder(A, B, CIN, COUT, SUM);input A, B, CIN;output COUT, SUM;wire S1, S2, S3;xor ... 된 변수는 바로 전 위치로부터의 캐리이다.4비트 2진 덧셈기 블록(adder4) 설계module adder4 (A0, B0, A1, B1, A2, B2, A3, B3,CIN
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    | 리포트 | 8페이지 | 1,000원 | 등록일 2015.08.02
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  • 자료 표지
    전자종합설계 과제3
    한 사건에 반응할 때 실행되는 코드이다.4) Simulation모듈에 영향을 미치는 사건이 발생했을 때, 시뮬레이션 커널은 interrupt를 경유하여 module의 control ... 하여 본고 시뮬레이션 결과를 분석한다.2. 실험이론이번 실험은 노드가 받은 패킷을 카운트 하는 module을 설계하는 것이다. 각각의 패킷을 받을 때 마다 Process model ... 은 변수를 증가시키고 그 변수는 기록된다.1) Process ModelA process model은 a finite state machine(FSM)이다. 이것은 모듈의 논리
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    | 리포트 | 22페이지 | 2,000원 | 등록일 2013.11.12
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  • 자료 표지
    전력전자 project(연세대) - Flow of Inverter process
    는 modulation index로서{V _{m}} over {V _{dc} /2}로서 setting 하였다.PWM을 위한 trigonal signalf _{s}를 처음에10 ^{3} Hz로 s ... 에 low-pass filter를 통과 시킬 경우 우리가 원하는 voltage magnitude와 frequency를 가지고 있는 파형을 얻을 수 있게 된다.◎ Simulation
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    | 리포트 | 18페이지 | 2,500원 | 등록일 2016.12.16
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  • 자료 표지
    ERPP 물류 2급 요약(계산공식 제외)
    & Simulation)? 활동기준경영(ABM : Activity ? Based Management)*확장된 ERP 환경에서 CRM 시스템은 마케팅, 판매 및 고객서비스를 자동 ... -물품, 사람, 운반기기의 역행교차 없애기 : 안전상의 문제, 공간 효율성이 떨어짐-취급횟수 최소화, 높낮이 차이의 최소화-모듈화, 규격화 고려4)창고 위치관리 방식의 선정?고정
    Non-Ai HUMAN
    | 시험자료 | 22페이지 | 1,500원 | 등록일 2020.04.29
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  • 자료 표지
    전기전자기초실험 FSM Design Experiment 결과레포트 (영어)
    : chocolate = 1'b1; //state S150 : output 1endcaseendendmodule2) Simulation wave form and tableInput ... - Chocolate out [on - 1, off - 0]PICTURElastcoin501002. Vehicle speed controllermodule CAR(key, brake
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    | 리포트 | 9페이지 | 1,000원 | 등록일 2017.12.01
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  • 판매자 표지 자료 표지
    전자전기컴퓨터설계실험2(전전설2)4주차결과
    , Adder, Mux 등이 있다.다. 감산기4bit 가산기와 마찬가지로 하위 모듈들로 구성된다. 가산기의 경우 반가산기들의 상위 모듈인 전가산기가 4bit 가산기를 만들었던 것처럼 감산 ... 기 짜놓은 HDL을 불러와 본 코드에 이용하는 것을 말한다. 모듈 인스턴스에는 순서와 이름에 의한 매핑이 존재한다.바. XOR를 이용한 진리표- A ^ 0 = AA0결과값 ... 한 회로를 실험할 수 있다. 또한 FPGA 디바이스를 모듈화 하여 xilinx의 모듈이 장착 가능하고 디바이스로 호환하여 사용할 수 있다. 설계과정에서 사용하는 클럭의 입력은 1MHz
    Non-Ai HUMAN
    | 리포트 | 19페이지 | 1,500원 | 등록일 2016.01.14 | 수정일 2017.02.10
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  • 자료 표지
    사업계획서 작성(수립) 지침
    수립 인원계획 투자계획 예산 ( 비용 ) 계획 경영 Simulation 사업계획 W/Shop 최종 수정 , 보완 , 조정 최고 경영진 보고 상품개발 예비 발의 9/17 일 ~9/20 ... 사업계획 진행상황에 따라 조정될 수 있음 ” 1 차 Simulation 결과 보고 (11/29 일 ) Recirculation 12/14 일 ( 금 ) 수정 , 보완 수정 , 보완 ... 계획 전사 공통비용 계획 손익 Simulation 차년도 손익계산서 작성 전사 자금운영계획 인재육성계획 전사 교육계획 시사점 도출 - 내부역량 / 조직구성 - 기업문화 KPI 선정
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    | 서식 | 26페이지 | 3,000원 | 등록일 2019.08.29
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  • 자료 표지
    16bit CLA Adder Design
    bit CLA를 설계한 후, 이를 연결하여 16 bit CLA를 완성하였다.? CLA.v? 전체 CLA Adder 모듈 구조에서 CLA 부분(Block Diagram)? 전체 CLA ... Adder 모듈 구조에서 CLA 부분(회로도)? 전체 CLA Adder 모듈 구조에서 CLA 부분(Code)? CLA_Adder.v? 16bit의 Adder와 CLA 모듈 5개 ... . Simulation? Simulation의 결과를 보면 표시된 부분에 X의 input값으로 32769의 값이 주어지고 Y의 값으로 32768이 주어졌을 때 s(Sum)는 1, co
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    | 리포트 | 7페이지 | 3,000원 | 등록일 2013.05.27
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    전전컴설계실험2-12주차 결과
    flag & address Reading : LCD 모듈이 내부 동작중임을 나타내는 Busy Flag(BF) 및 어드레스 카운터의 내용을 read 한다. LCD 모듈이 각 제어 ... 또는 DDRAM에 데이터를 읽는 동작을 한다.3)Text LCD 제어 순서-전원을 투입 한다.-Text LCD 모듈이 리셋 되려면 약 50ms가 소요되므로 이 시간 이상을 대기 ... Design을 실행5. Generate Programming File 을 수행하여 bit 파일을 생성한다.6. Simulation을 통해 실험 예상값을 확인한다..7. Text LCD
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    | 리포트 | 21페이지 | 1,500원 | 등록일 2014.03.28 | 수정일 2014.04.15
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  • 자료 표지
    #9 디지털실험 예비
    끼리의 곱 을 설계[function Simulation]HEX4 = A, HEX6 = B를 나타내고 둘의 곱은 총 7비트로 나타낼 수 있다. 그 곱이 출력되는 Digit은 HEX1 ... , HEX0.part44비트 곱셈기를 8비트의 곱셈기로 확장[function simulation]변수들의 개수가 증가하고, 모듈의 사용이 증가하여 설계하는데 헷갈렸지만, 결과는 제대로
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    | 리포트 | 3페이지 | 1,000원 | 등록일 2013.12.12 | 수정일 2014.04.22
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  • 자료 표지
    Mobile System(Future Internet)
    ■ Setup time, Hold time of DFF-RST measurement by Gate-level Simulation▶ Setup time and Hold time플립 ... delay >▶ Setup time, Hold time of DFF-RST measurement by Gate-level Simulation? d_ff.v? tb_d_ff.v ... ? Gate-Level Simulation? Check Setup and Hold Time▶ Complile이 제대로 수행되고, Compilation Report를 살펴보
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    | 리포트 | 6페이지 | 2,500원 | 등록일 2013.06.09
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  • 자료 표지
    전전컴설계실험2-10주차 결과
    . Implemlation Runtime조정 뒤에 Test Bench 파일에 대한 시뮬레이션을 시작한다.9. 실제 장비의 FPGA Module에 프로그래밍하여 동작을 확인하기 위해 IMPACT ... 를 실행한다.10. Initialize Chain을 사용해 JTAG으로 연결된 디바이스를 검색한다.11. 검색된 FPGA 모듈에 4-bit up/Down counter With 7 ... Design을 실행5. Generate Programming File 을 수행하여 bit 파일을 생성한다.6. Simulation을 통해 실험 예상값을 확인한다..7. 7
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    | 리포트 | 21페이지 | 1,500원 | 등록일 2014.03.28 | 수정일 2014.04.15
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  • 자료 표지
    CRM & LOFT
    효율적 임무 수행 가능한 구체적 행동 , 기술에 초점 자동화 관련 모듈 포함 , Human Factor 의 인식 , 평가 포함 훈련 대상을 운항승무원 뿐만 아니라 객실승무원 , 운항 ... rew 멤버가 해당 기종 , 임무위치에 대한 자격 유지 가능하도록 설계 Qualification LOFT 자격획득을 하기 위해 훈련받는 승무원 대상 Simulator 훈련 → 실제
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    | 리포트 | 16페이지 | 1,000원 | 등록일 2016.02.19 | 수정일 2016.02.21
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  • 자료 표지
    verilog - 16bit ALU , ALU based on Adder 구현
    on Adder 의 블록도 (16bit)ALU_based_on_ADDER▶ 게이트 레벨 표현으로 구현한 16비트 ALU 코드 (모듈명 : ALU16bit)▶ 구조적 표현으로 구현 ... 한 16비트 ALU_based_on_ADDER 코드 (모듈명 : ALU_based_on_ADDER)※ 저번 과제에 수행한Primitive Gate (AND, OR, XOR 등 ... )를 배열로 구현한 16비트 고속 가산기 코드 (모듈명 : fast16bit_adder_2)▶ 코딩 ALU가 제대로 작동하는지 알기 위한 Test Bench (모듈명 : tb_ALU
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    | 리포트 | 6페이지 | 1,500원 | 등록일 2013.06.23
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    Sequential-Logic-Design-Ⅱ-FSM and Clocked-Counter
    Constraints File 선택한 후 파일 이름을 설정한다.위의 파일을 연 후에 다음과 같이 핀설정을 한다.Implement Design을 실행시켜 다시 컴파일 한다.Simulation을 선택 ... 한 후 Verilog HDL Module 이름을 선택한 다음 마우스 오른쪽 버튼을 클릭하여 New Source...항목 선택한다.Verilog Test Fixture 선택하고 파일 ... 이름을 설정한다. 그 후 기본으로 작성된 Text Fixture 파일을 Simulation 조건에 맞도록 다음과 같이 수정한다.ISE 시뮬레이션 프로그램인 Isim을 이용하여 시
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    | 리포트 | 25페이지 | 3,000원 | 등록일 2016.04.06 | 수정일 2017.03.08
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    시스템 모델링 및 해석 - 뱀 로봇 (본드그래프, 매틀랩, 20-Sim)
    GRAPH BOND GRAPH WITH CAUSALITY MAIN COMPONENTS PARAMETER STATE EQUATION SIMULATION (MATLAB 20-Sim ... = 5.37e-6 (Inertia of Motor) - I13 = 0.6 (mass of Module) - I18 = 3.2e-4 (Inertia of Module) - I25 = 5 ... EQUATIONSIMULATION (MATLAB)SIMULATION (MATLAB)SIMULATION (20-Sim)SIMULATION (20-Sim) Input Step to Se 1 Input Step to Se 29 Thanks{nameOfApplication=Show}
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    | 리포트 | 21페이지 | 1,500원 | 등록일 2012.11.21
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  • 자료 표지
    [디지털회로실험] [쿼터스 / 베릴로그 언어(Verilog HDL) / DE2] 기말 프로젝트(Final Project) 스탑워치(Stop Watch) 제작
    게 된다.2) time_blk Module? 선언부? 디지털시계와 스탑 워치의 동작을 모두 정의해주는 모듈이다. input신호로는mode_gen의 출력을 받아오는 mode ... 까지 Lap_time의 저장이 가능하도록 구현Ⅲ. 설계 과정 - (1) Code1) mode_gen Module? 선언부? 디지털시계의 mode 설정과 시, 분을 증가 ... 시키는 increase 신호를 출력해주는 모듈이다. 스위치로 사용할 sw, set input, time_blk 모듈의 input으로 연결되는 mode,increase의 output 및 모듈 내부
    Non-Ai HUMAN
    | 리포트 | 22페이지 | 5,000원 | 등록일 2014.10.21 | 수정일 2016.06.15
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