"Simulation Module"의 검색결과 입니다.

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verilog 시계 모듈형 전전설3 전전컴설계실험2 arena 시뮬레이션 Aspen Hysys plus 차이

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"Simulation Module" 검색결과 281-300 / 515건

Viterbi Decoder설계

『Viterbi Decoder (K=3 and rate=1/2)』◎ Module viterbi◦ Purpose : TOP LEVEL MODULE OF DECODER PART ... ◦ File name: viterbi.v◦ Modules used : compute_metric.v compare_select.v ... reduce.v metric.v path_memory.v◦ Simulator: ModelSim SE 6.1 ◦ Error: None known yet.

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| 리포트 | 13페이지 | 2,000원 | 등록일 2010.10.28

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판매자 표지

지식정보화사회와 토목공학

안전성 확보>> 전 모듈 적용 시 데이터의 일관성 및 통합성으로 업무의 단순화와 표준화 실현>> 실시간처리로 의사결정 정보의 신속한 제공·따라서 ERP 시스템을 도입함으로써 업무 ... 으로 현실감 있는 공간검토 가능 및 의사소통 극대화- 자동화(Automation) : 3D 모델로부터 2D 도면 자동생성- 설계 및 시공성 검증(Simulation) : 설계단계

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| 리포트 | 12페이지 | 1,000원 | 등록일 2016.07.28

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[분할][텍스트 분할][텍스트][코드 분할]텍스트 분할, 코드 분할, 공개키 암호 코프로세서 분할, 파티션 분할, HW/SW(하드웨어와 소프트웨어) 분할, 파장 분할,시분할 분석

기 때단위인 모듈로 곱셈을 처리하는 모듈을 구현하는데 있어, 하드웨어 리소스와 전력 소모를 줄이기 위해 입력값 A와 B를 m비트와 n비트로 분할하여 2m x 2n 곱셈기를 구현한 후 ... , 전체 k 비트에 대하여 모듈로 멱승을 처리하게 하였다. 예를 들어 k = 128비트라 하고, A와 B를 동일하게 32비트로 분할하였을 경우의 하이래딕스 몽고메리 알고리즘의 데이터 ... 을 번호의 순서대로 스케쥴링하여 하나의 PE로 연속적인 연산을 수행하도록 제어함으로써 전체 k비트에 대하여 모듈로 곱셈을 수행하도록 하였다.3개의 PE가 추가된 것은 멱승시에 중간 곱

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| 리포트 | 7페이지 | 5,000원 | 등록일 2013.07.29

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Artmega128활용한 LCD출력 프로그램 설계

String Output LDC에 원하는 문자열을 출력AVR Simulator 키트 없이 ABR Simulator 모듈을 활용하여 프로그램 확인LCD LCD는 사용하기에 편리

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| 리포트 | 12페이지 | 2,000원 | 등록일 2010.12.25

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Xilinx IP core의 설계 및 VHDL의 기초 설계법

Block PAGEREF _Toc184483336 \h 18 HYPERLINK \l "_Toc184483337" 그림 15 ISE Simulation wave PAGEREF _Toc ... "_Toc184483345" 그림 23 CNT4bit ISE Simulation PAGEREF _Toc184483345 \h 25 HYPERLINK \l "_Toc184483346 ... 를 나타낸다 여기서 수치가 높을수록 높은 등급의 스피드를 나타낸다.ISE9.1에서는 자체적으로 ISE Simulator을 지원한다. ISE Simulator은 테스트벤치를 작성하여 설계

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| 리포트 | 29페이지 | 3,000원 | 등록일 2012.03.14 | 수정일 2017.02.24

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[디지털시스템실험(Verilog)] Address Generator, Branch Handler, PC Calculation Unit을 위한 Decoder 예비보고서

Decoder실험목표① PICO Processor - Execution Top의 각 모듈을 위한 Decoder를 구현한다.실험준비물ModelSim(HDL Simulator)기본지식 ... ① Address Generator DecoderPICO ISA에 맞게 8bit의 opcode를 받아 해석하여 Execution 단에 있는 addr_op를 생성하는 모듈이다.여기 ... 하여 모듈을 직접 코딩해보았다.먼저 opcode[7:4]의 각 경우에 대한 값을 할당하고, 그 다음으로 opcode[7]과 opcode[4]의 값을 체크하였으며, 마지막으로 opcode

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| 리포트 | 4페이지 | 1,500원 | 등록일 2011.10.05

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논리회로설계 프로젝트 - abel 학번구하기

->[L,H,H,L,H,H,H];"HEND hooniv4시뮬레이션 결과 (SIM파일)Simulate ABEL(tm) 3.00bFile:'hooniv4.out' Module ... 처음 작성한 abel 파일 - 실행시 out파일이 생성되지 않음.MODULE hooniv2TITLE 'My Sample Program'hooniv DEVICE 'P22V10 ... ->[L,H,H,L,H,H,H];"HEND hooniv2수정한 abel 파일MODULE hooniv4TITLE 'My Sample Program'hooniv DEVICE 'P22V10

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| 리포트 | 7페이지 | 2,000원 | 등록일 2014.10.07

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지우로봇 분석

) 판매개수별 총수익/영업이익 Simulation16(4) 과거 5개년 자료 기준 향후 영업이익 계산175.경영의사결정 진단 실시(Hardware)18(1) 라인별 발열량 분석18 ... mm 반도체 웨이퍼 핸들링 로봇, 휴머노이드 로봇 등의 핵심 부품인 EFEM(Equipment Front End Module)을 생산하고 있다. 이는 기존에 수입에 의존해 오던 부품 ... 을 위하이 발생하는 것으로 분석되었다.[참조Excel : "해찾기" Sheet](3) EFEM 판매 개수별 총수익/영업이익 Simulation(주)지우로봇은 제조업용 로봇의 핵심부품인

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| 리포트 | 27페이지 | 1,000원 | 등록일 2014.04.06 | 수정일 2020.11.13

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반가산기 전가산기 설계

adder) 를 설계 한 후 결과를 확인 한다. Simulation 방법 1) half adder - Test bench 2) full adder - Test module, Test ... 을 참고하면서 실험을 진행하였다. Simulation 방법들인 Test module, Test bench, Test bench waveform 의 사용법이 익숙하지 않아서 강의안을 참고 ... : Test bench를 이용 한다. FULL ADDER (전가산기) 를 설계한다. - 설계방법 : Behavioral Modeling - 시뮬레이션 방법 : Test module

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| 리포트 | 17페이지 | 2,000원 | 등록일 2010.09.09

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유류저장탱크 모니터링 시스템 UML

만 합니다.StarUML 은 누구든지 COM과 호환가능한 언어(C++, Delphi, C#, VB 등)에서 플러그인 모듈을 개발할 수 있게 단순하며 강력한 플러그인 아키텍쳐를 제공 ... 의 최초 버전(v0.9) 탄생.그것은 모듈과 그것들 사이의 의존관계만 표현할 수 있는 매우 단순한 것이었습니다.1997년플라스틱 1.0 발표.프리웨어, OMT-지원, 현대전자주최 전국 ... (Simulator) 그리고 위성의 임무를 분석하고 계획하는 MAPS(Mission Analysis and Planning System)로 구성되어 있습니다. ETRI는 이 모든 시스템을 설계

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| 리포트 | 8페이지 | 3,000원 | 등록일 2012.11.19

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verilog, 베릴로그, 베릴로그로 짠 32x32 레지스터파일

클럭으로 입력하기 위해 wr_reg_sel이란 모듈을 따로 구성하여 디코드 된 신호를 negedge write 일 때 모듈의 출력으로 나가게 하여 그 출력선을 레지스터 클럭에 입력 ... 으로 넣어 주었다. 전체적인 쓰기 제어의 흐름은 다음과 같다.write sel 5비트 -> 5-to-32 Decoder -> negative edge module ... ( Register files source )◎32bit register files ( Top module )◎32bit register ( formed of d-flipflop )◎5-to

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| 리포트 | 7페이지 | 1,000원 | 등록일 2011.10.13

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시뮬레이션과제#3_Chapter3_Exercise

Slide *Simulation with Arena, 5th ed.Exercise Solution (3-10 ~ 3-17)Chapter 3. A Guided Tour ... Through ArenaOctober 4 , 2011산업경영공학과Slide *Simulation with Arena, 5th ed.Exercise 3.101.문제요약 - 확률판 ... Exercise 3.102. 풀이과정Slide *Simulation with Arena, 5th ed.[확률 50%일 경우의 애니메이션 결과]Exercise 3.10Slide

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| 리포트 | 45페이지 | 2,000원 | 등록일 2011.11.27

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[디지털시스템실험(Verilog)] 32×32 Binary Multiplier 예비보고서

하여 Signed Multiplier를 구현한다.실험준비물ModelSim(HDL Simulator)기본지식① Multiplier피승수와 승수의 곱셈 연산을 수행하는 곱셈기이 ... 다.② Multiplier 모듈의 gate level 설계에 대한 고찰왼쪽의 논리회로도는 4×4 multiplier이다.비록 이번 실험에서 구현하게 될 32×32의 form은 아니지만,기본적인 모듈 ... adder 결과값의 LSB는각 bit의 최종 출력이 된다.③ 32×32 UnsignedBinary Multiplier 설계실험을 대비하여 실제로모듈을 코딩해 보았다.먼저 input

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| 리포트 | 2페이지 | 1,500원 | 등록일 2011.10.05

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[디지털시스템실험(Verilog)] Decoder 예비보고서

- Decoder실험목표① PICO Processor의 Decoder를 구현한다.실험준비물ModelSim(HDL Simulator)기본지식① Instruction ... DecoderDecoder(이하 디코더)는 Fetch로부터 명령어(instruction)을 받아서 해석하는 모듈이다.실험에서 구현할 디코더는, 8bit의 Opcode를 받아 Execution이 동작 ... 하도록 하는 5bit의 ControlCode(alu_op)로 변환해주는 모듈이다.② Instruction Decoder참고자료 중 ISA(Instruction Set

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| 리포트 | 3페이지 | 1,000원 | 등록일 2011.10.05

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verilog, 베릴로그, 베릴로그로 짠 mips processor, microprocessor

)◎ equal을 확인하는 모듈◎ Hazard detection unit◎ ALU Control unit◎ Control unit◎ Data forwarding module for BEQ ... - capture◎ Datapath ( Top module )◎ PC buffer◎ PC+4 module◎ Instruction memory◎ IF/ID buffer◎ ID/EX ... buffer◎ EX/MEM buffer◎ MEM/WB buffer◎ Register file module◎ adder2 ( branch address calculate

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| 리포트 | 14페이지 | 1,500원 | 등록일 2011.10.13

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중심주파수 38kHz, 대역폭 3kHz인 BPF 설계

을 기반으로 리모콘 수신모듈에서 사용되는 중심주파수 38kHz, 대역폭 3kHz인 BPF를 제작해보고자 한다.② 설계 사양sixth-order FilterNarrowband Band ... } =15`[ OMEGA ]``,```R _{3} =10.61`[k OMEGA ] 의 저항 값⑤ ORCAD, PSpice Simulation 결과ORcad를 이용하여 위 ④값을 가지

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| 리포트 | 7페이지 | 1,000원 | 등록일 2014.02.02

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[디지털시스템실험(Verilog)] Verilog 기본 실습 예비보고서

adder를 Verilog로 구현하고 모듈화하여, 32-bit adder를 시뮬레이션해본다.실험준비물ModelSim(HDL Simulator)기본지식① Verilog HDL ... 에 예습 목적으로 예비보고서에 본 내용을 넣고자 한다.module adder_32bit(a, b, sum, c_out)먼저 모듈을 선언한다. 모듈의 네임명과 포트리스트를 Syntax ... 여개의 정의된 키워드(Keyword)를 가지고 있는데, 이들은 소문자이며 언어의 구성을 정의하는 식별자이다.module module_name(port_list);키워드 중

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| 리포트 | 2페이지 | 1,000원 | 등록일 2011.10.05

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효율적인 항만 건설을 위한 시뮬레이션

Simulation MID-Term효율적인 항만 건설 설계를 위한 도크 크레인과 도선사의 수 결정요약문효율적인 항만 시스템을 설계하기 위해서 선박의 도착 예측 시간 간격, 도선사 ... 않을 사용하여 여유 도크의 유무를 확인하고 선박의 대기 유무를 설정하였다. 다음으로는 Process모듈의 Seize Delay Release를 통하여 여분의 도선사를 확인하고 여분 ... 선박이 도크로 이동하게 된다. 선박이 도크로 이동한 뒤, Process모듈의 Seize Delay Release를 통하여 예측되는 시간(7시간을 평균으로 하는 지수분포)으로 선박

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| 리포트 | 15페이지 | 1,500원 | 등록일 2013.12.10 | 수정일 2015.08.31

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180도 하이브리드 Rat-race 설계

와 기타 고주파를 이용한 의료기기, 선박의 레이다 시스템, 미사일 안테나, 반도체 Chip_Module 등 특수용도의 사용도 확대되고 있다.◎ 주요용도- HPA, LPA- DBS ... mmL18.7 mm19.5 mmElect Length0.2510.25Elect Length [degrees]90.390.13.53.55. Simulation? Schematic ... ? Simulation6. LayoutAWR에서 Rat-race 원형모델을 찾지 못하여 이와같은 Microstrip모델을 이용하여 Layout을 구현해 보았다.7. 결과에서 10

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| 리포트 | 5페이지 | 1,500원 | 등록일 2011.12.12

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16qam&16psk ber

ASK 및 비동기FSK에 비해 4dB, DPSK에 비해 1dB 유리하다.2) QAM(Quadrature Amplitude Modulation)ASK에서는 I축상에만, PSK에서는 원주 ... Modulation)이다. QAM 변조파를 발생시키려면 QPSK 변조에서 -1과 1밖에 취하지 않았던 진폭을 변화시키면 된다. 즉, 위상이 rad 다른 사인파를 진폭변조하게 된다 ... for 16-PSK modulation isReceived signalAssuming that the additive noise W follows the Gaussian

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| 리포트 | 14페이지 | 3,000원 | 등록일 2012.06.22

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