"Simulation Module"의 검색결과 입니다.

기간
- 전체
- 3개월
- 6개월
- 1년
- 2년
- 3년
- 5년
직접입력

적용
연관순
- 연관순
- 최신순
영역
- 전체
- 제목
- 본문
- 태그
페이지 수
- 전체페이지
- 1 페이지 ~ 5 페이지
- 6 페이지 ~ 10 페이지
- 직접입력 페이지 ~ 페이지 적용
확장자
- 전체
- 한글
- PDF
- MS워드
- MS엑셀
- MS파워포인트
- 압축파일
- 기타
할인자료 보기

연관검색어

verilog 시계 모듈형 전전설3 전전컴설계실험2 arena 시뮬레이션 Aspen Hysys plus 차이

판매자 표지는 다운로드시 포함되지 않습니다.

"Simulation Module" 검색결과 181-200 / 515건

자동제어실험 결과 위치제어시스템

Power Module UPM-1503RB-35GM 21Type 1/50? 엔코더 펄스 : 26 Poles Magnet 26 P/R? 감속비 : 1/50? 정격 토크 : 6Kg-c ... m? 순간 허용 토크 : 18Kg-cm? 헬리컬 기어 타입? 빠른 속도일 때 높은 토크를 필요로 하는 장비에 사용Quanser Power Module UPM-1503? 연결된 모터 ... tep size를 0.01로 설정② RB-35GM 21Type 1/50, Quanser Power Module UPM-1503 연결을 통한 회로구성완성된 회로③ 라이브러리

Non-Ai HUMAN
| 리포트 | 6페이지 | 1,000원 | 등록일 2017.11.29

다운로드 장바구니
MOSFET Characterisitics 10주차 결과보고서(점수 10/10)

의 vDS는 vOV(=VGS-Vt)와 같은 값을 가진다.하지만 이는 Channel-length modulation을 고려하지 않았을 경우의 이론이다. VDS가 Pinch-off 이후 ... 에는 Simulation이나 이론 식의 계산보다는 실제로 쓰일 소자를 측정해 고유의 값들을 구한 뒤에 이용해야 할 것이다.

Non-Ai HUMAN
| 리포트 | 8페이지 | 1,500원 | 등록일 2020.04.04 | 수정일 2020.04.23

다운로드 장바구니
디지털 시스템 설계실험 Verilog, Simple computer 구현(Control Unit, Datapath, Data memory 등) FPGA보드 결과 사진

을 통해 오는 input인 MW로 바꾸어 주었고주로 매 module마다 input, output에서 가장 크게 주의해야 되는 것은 ADATA와 BDATA 이므로, 이들이 들어가 ... 의 Instruction 코드를 작성하였다. SRAM[4]와 SRAM[12]는 JUMP되어서 없다. 처음에 Simulation을 돌릴 때 몇 번 원하는 값이 나오지 않 ... 적으로 Simple Computer를 구현하고 Multiplier의 동작을 확인하는 실험이었다. 2주에 걸쳐 하위 module을 다 coding해놓아 단순히 이들을 연결하기만 하면 되

Non-Ai HUMAN
| 리포트 | 4페이지 | 2,500원 | 등록일 2015.12.05 | 수정일 2018.05.16

다운로드 장바구니
[아주대 기계응용실험] 예비보고서3 (BLDC Motor 구동 및 모델링 실험)

에 따른 성능저하· PWM(Pulse Width Modulation)을 이용하여 제어· 유도전류 이용(3상 유도전동기와 유사)· 수명이 길고 소음 및 전자적 노이즈가 거의 없음· 효율 ... 이 좋고 토크가 크며 고속회전 및 제어에 용이· 대용량 모터제작의 한계, 비싼 가격·3상 전류 제어형 PWM(Pulse Width Modulation) 인비터 구동BLDC 모터 ... 하고 Simulation하기 위한 프로그램이다. 실시간 시스템(Real Time System)이란 주어지는 실행 명령에 대해 이것이 어떤 정해진 시간 이내에 처리되는 것을 보장

Non-Ai HUMAN
| 리포트 | 3페이지 | 2,000원 | 등록일 2016.03.01

다운로드 장바구니
[VerilogHDL] 4bit 2진 덧셈기 설계(vfd 제어)

눌렀을 때의 결과를 Simulation을 이용하여 확인한다. ■ 개념설계▪ HBE-COMBO 트레이닝 키트 상에서의 동작 개요-첫 번째 입력값과 두 번째 입력값의 덧셈결과는 LCD ... 모듈에 표시된다. 한편 dotmatrix블록에서는 "2 Digit Decimal Adder (김정수)“라는 문자열이 우에서 좌로 이동하면서 디스플레이된다.▪ adder4_bcd ... 블록의 논리회로 표현module adder4_bcd(dataa, datab, bcd1a, bcd1b, bcd1s,bcd10a, bcd10b, bcd10s);input [3:0

Non-Ai HUMAN
| 리포트 | 1페이지 | 1,000원 | 등록일 2015.08.02

다운로드 장바구니
Combinational Logic Design ⅠArithmetic Logic and Comparator

.Implement Design을 실행시켜 다시 컴파일 한다.Simulation을 선택한 후 Verilog HDL Module 이름을 선택한 다음 마우스 오른쪽 버튼을 클릭 ... 하여 New Source...항목 선택한다.Verilog Test Fixture 선택하고 파일 이름을 설정한다. 그 후 기본으로 작성된 Text Fixture 파일을 Simulation ... .Simulation에서 파일은 다음과 같이 수정한다.Inlab 3. 4-bit 가산기다른 것들은 위의 반가산기와 같이 실행한다.Source는 다음과 같이 작성한다.핀설정은 다음과 같이

Non-Ai HUMAN
| 리포트 | 17페이지 | 1,000원 | 등록일 2016.04.06

다운로드 장바구니
전자전기컴퓨터설계2 HBE-COMBO ll VerilogHDL 실습1 [결과레포트]

, 프로그램[IMPACT]ISE SimulatorBehavioral Simulation디바이스 고려 없이 설계한 Design File의 기능만으로 검증하는 시뮬레이션결과 파형 ... 에 delay time의 요소가 없다.Timing simulation위의 Behavioral Simulation의 결과에 하드웨어적인 요소가 반영된 시뮬레이션Target 디바이스와 핀 설정 ... Adder를 Schematic으로 설계하시오.(2) Procedure of the Lab 2.Lab 1에서 설계한 Half Adder를 아래 그림과 같이 Module Instance

Non-Ai HUMAN
| 리포트 | 25페이지 | 1,000원 | 등록일 2017.10.19

다운로드 장바구니
K社 사내MBA 운영(案)

에 도전한다)2hr● 절망을 이겨낸 힘의 원천● 새롭게 도전하는 조직,변화를 준비하는 리더자세서OO7/2409:00모의경영시뮬레이션(Business Simulation)6hr● 경영 ... 조직의 이해● 새로운 전략에 의한 모의경영활동,평가,피드백김OO..PAGE:75. 수료기준 및 보상방안구 분배 점비 고출 석30%자기평가(이론평가)40%Module별 자기평가 리포트 ... : 교수 평가회계 및 재무 Module은 이론 평가팀과제30%교수 및 팀원간 상호 평가합 계100%구 분내 용비 고수강생수료 성적 승진심사시 가점으로 반영- 등급별 가점 부여5

Non-Ai HUMAN
| 리포트 | 10페이지 | 3,000원 | 등록일 2016.11.13

다운로드 장바구니
블록문이 있는 네스티드 if문 설계, 2X4 디코더 설계, 4비트 단위의 2x1 데이터 셀렉터 설계

- Verilog Module-Synthesize – XST-Verilog Test Fixture-Behavioral Check Syntax – Simulate Behavioral ... .05.211. 소스작성-Verilog Module-Synthesize – XST-Verilog Test Fixture-실행결과< if문을 사용한 2X4 디코더 설계>1.소스 작성 ... Model-실행결과< 4비트 단위의 2X1 데이터 셀렉터 >1.소스 작성- Verilog Module-Synthesize – XST-Verilog Test Fixture

Non-Ai HUMAN
| 리포트 | 5페이지 | 3,000원 | 등록일 2014.07.11

다운로드 장바구니
Sequential Logic DesignⅡFSM and Clocked Counter

File 선택한 후 파일 이름을 설정한다.위의 파일을 연 후에 다음과 같이 핀설정을 한다.Implement Design을 실행시켜 다시 컴파일 한다.Simulation을 선택한 후 ... Verilog HDL Module 이름을 선택한 다음 마우스 오른쪽 버튼을 클릭하여 New Source...항목 선택한다.Verilog Test Fixture 선택하고 파일 이름 ... 을 설정한다. 그 후 기본으로 작성된 Text Fixture 파일을 Simulation 조건에 맞도록 다음과 같이 수정한다.ISE 시뮬레이션 프로그램인 Isim을 이용하여 시뮬레이션

Non-Ai HUMAN
| 리포트 | 13페이지 | 1,000원 | 등록일 2016.04.06

다운로드 장바구니
전가산기 겸 전감산기, 2의 보수 로직, 16진수-BCD코드 변환, 16진수-ASCII코드, 블록문이 있는 네스티드 if문 설계

– Simulate Behavioral Model1. 소스작성-Verilog Module-Synthesize – XST-Verilog Test Fixture-실행결과< 블록문이 있 ... 2010160101 윤희진2013.04.301.소스 작성- Verilog Module-Synthesize – XST-Verilog Test Fixture-Behavioral Check ... Syntax – Simulate Behavioral Model1. 소스작성-Synthesize – XST-Verilog Test Fixture-Behavioral Check

Non-Ai HUMAN
| 리포트 | 8페이지 | 3,000원 | 등록일 2014.07.11

다운로드 장바구니
OLED 실험 보고서-분자시뮬레이션(CAMD)

부분은 탄소에서 질소로 바꾸어준다.? 다 만든 후 H버튼을 눌러 수소를 넣어주고 완성한다.? 그린 물질을 정면과 측면에서 관찰한다.? Simulation module 중 DMol ... imulation software 중 Accellys사 Material Studio 7.0 software를 사용할 것이다.2. Simulation 방법(1) 분자 구조 최적 ... project를 만드는 과정으로 파일이름을 영문으로 제작한다.? 새로 만든 project의 오른쪽 버튼을 눌러 Simulation하려는 물질의 구조를 그린다. (우리조의 물질은 Bphen

Non-Ai HUMAN
| 리포트 | 3페이지 | 4,500원 | 등록일 2016.03.29 | 수정일 2016.04.06

다운로드 장바구니
Combinational Logic Design Ⅱ Decoder, Encoder and Mux

.Implement Design을 실행시켜 다시 컴파일 한다.Simulation을 선택한 후 Verilog HDL Module 이름을 선택한 다음 마우스 오른쪽 버튼을 클릭하여 New ... Source...항목 선택한다.Verilog Test Fixture 선택하고 파일 이름을 설정한다. 그 후 기본으로 작성된 Text Fixture 파일을 Simulation 조건 ... .Simulation에서 파일은 다음과 같이 수정한다.Inlab 3.응용과제2비트 2 : 1 MUX 회로를 설계하시오입력 A : BUS Switch 1,2입력 B : BUS

Non-Ai HUMAN
| 리포트 | 16페이지 | 1,000원 | 등록일 2016.04.06

다운로드 장바구니
전전컴설계실험2-7주차예비

에 입력 변수의 조건을 설정해주고, Simulation Runtime조정 뒤에 Test Bench 파일에 대한 시뮬레이션을 시작한다.9. 실제 장비의 FPGA Module ... 는지를 확인한다.-Logic Modeling 설계 후 FPGA MODULE에 탑재하기 전에 Simulation을 통해 동작을 검증한 후에 프로그래밍해야 오류를 방지할 수 있다.3 ... onverter의 조합 논리 회로를 직접 설계하는 과정을 통해 이론적인 내용과 실제 Simulation과 하드웨어 장비동작으로 검증해본다.(2)Essential

Non-Ai HUMAN
| 리포트 | 15페이지 | 1,500원 | 등록일 2014.03.28 | 수정일 2014.04.15

다운로드 장바구니
전자전기컴퓨터설계실험2(전전설2) (6) Flip-Flop and Register, SIPO

.ucf 파일을 선택한다.핀 설정에 대한 사항을 왼쪽과 같이 적고 저장한다.Implement Design을 다시 실행시켜 컴파일 한다.Simulation을 선택한다.Verilog ... HDL Module 이름을 선택한 다음 마우스 오른쪽 버튼을 클릭하여 New Source 항목을 선택한다.Select Source Type에서 Verilog Test Fixture

Non-Ai HUMAN
| 리포트 | 44페이지 | 2,000원 | 등록일 2019.10.12 | 수정일 2021.04.29

다운로드 장바구니
Combinational_Logic_Design_Ⅰ_Arithmetic_Logic and Comparator

컴파일 한다.Simulation을 선택한 후 Verilog HDL Module 이름을 선택한 다음 마우스 오른쪽 버튼을 클릭하여 New Source...항목 선택한다.Verilog ... Test Fixture 선택하고 파일 이름을 설정한다. 그 후 기본으로 작성된 Text Fixture 파일을 Simulation 조건에 맞도록 다음과 같이 수정한다.ISE 시뮬레이션 ... . 4-bit SubtractorSimulation에서 비교이론 :Truth table실험 : Simulation장치에서 비교이론실험7(10) - 1(10) = 0111(2)

Non-Ai HUMAN
| 리포트 | 32페이지 | 3,000원 | 등록일 2016.04.06 | 수정일 2017.03.08

다운로드 장바구니
전전컴설계실험2-9주차예비

의 조건을 설정해주고, Simulation Runtime조정 뒤에 Test Bench 파일에 대한 시뮬레이션을 시작한다.9. 실제 장비의 FPGA Module에 프로그래밍하여 동작 ... 고, Simulation Runtime조정 뒤에 Test Bench 파일에 대한 시뮬레이션을 시작한다.9. 실제 장비의 FPGA Module에 프로그래밍하여 동작을 확인하기 위해 IMPACT를 실행 ... , 응용과제의 Moore State machine을 구현함으로써 순차 논리 회로를 직접 설계하는 과정을 통해 이론적인 내용과 실제 Simulation과 하드웨어 장비동작으로 검증

Non-Ai HUMAN
| 리포트 | 10페이지 | 1,500원 | 등록일 2014.03.28 | 수정일 2014.04.15

다운로드 장바구니
[verilog HDL] 감산기와 비교기의 설계

시 XOR 게이트를 사용하여 1bit 감산기를 만든 후 이를 Module Instance를 사용하여 4bits 감산기를 설계한다.2) Simulation으로 설계된 디자인을 검사 ... 해 볼 경우에 Timing Simulation을 사용하면 시간의 지연이 나타나는 구간이 있을 것을 예상해 볼 수 있다.2. 실험 도구 & 실험 방법•실험의 절차1) XOR 게이트 ... Simulation위에서 보이는 것과 같이 시간 지연이 나타나는 것을 볼 수 있다. 확대해서 보면 다음과 같다.즉, 하드웨어적인 요소에 의해서 time delay가 나타나는 것을 눈

Non-Ai HUMAN
| 리포트 | 27페이지 | 3,000원 | 등록일 2014.11.02

다운로드 장바구니
Sequential Logic Design Ⅰ Flip-Flop, Register and SIPO

후에 다음과 같이 핀설정을 한다.Implement Design을 실행시켜 다시 컴파일 한다.Simulation을 선택한 후 Verilog HDL Module 이름을 선택한 다음 ... Fixture 파일을 Simulation 조건에 맞도록 다음과 같이 수정한다.ISE 시뮬레이션 프로그램인 Isim을 이용하여 시뮬레이션 진행한다.프로그래밍을 하기 위해 ... 작성한다.핀설정은 다음과 같이 한다.Simulation에서 파일은 다음과 같이 수정한다.Materials (Equipment’s, Devices) of this Lab : 컴퓨터

Non-Ai HUMAN
| 리포트 | 13페이지 | 1,000원 | 등록일 2016.04.06

다운로드 장바구니
전기전자기초실험 Flip-flop and Counter Design 결과레포트 (영어)

-fop1) Verilog HDL source codemodule JK(J, K, reset, clk, Q, QN); //module JK flip-flopinput J, K ... ; //maintain both valuesendendendmodule2) Simulation wave formThe input J means SET. ( 1 ->0 )The ... ) Verilog HDL source code2) Simulation wave formDCBAState00

Non-Ai HUMAN
| 리포트 | 8페이지 | 1,000원 | 등록일 2017.12.01

다운로드 장바구니

이전10개 5 6 7 8 91011 12 13 14 다음10개

파워링크

신청하기