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verilog 시계 모듈형 전전설3 전전컴설계실험2 arena 시뮬레이션 Aspen Hysys plus 차이
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"Simulation Module" 검색결과 321-340 / 515건

  • 자료 표지
    T_CAD NMOS_구조 설계
    으로써 NMOS의 특성 향상을 직접 확인하기 위함으로 SILVACO Athena 와 Atlas Simulation을 이용하여 제시한 Reference NMOS 특성과 상호 비교하여 VD=5 ... (Oxide 두께, Gate 선폭)을 설계 변수로 두어 NMOS의 특성을 향상시키며, 목표에 부합하는 최적화된 변수를 선출하여 이를 분석한다.설계: T-CAD Simulation인 ... 기가 커지므로, 이는 Pinch - off?지점을 이동시키므로 ,?Channel Length Modulation 이라고 한다.? 포화영역에서 Drain 전류의 식은(?포화영역
    Non-Ai HUMAN
    | 리포트 | 17페이지 | 2,500원 | 등록일 2011.12.05 | 수정일 2018.06.21
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  • 자료 표지
    타이어 생산 에너지 절약형 제조 시스템
    을 Separate Module로 나누고 나서, Shot Blast 가공 후 가공된 부품이 300EA가 되면 연마(Grinding) 가공으로 이동한다.7) Polishing 가공을 하기 전에 1 ... EA씩 가공을 할 수 있도록 Separate Module로 나누어 준 뒤 Polishing(연마 처리) ? Edge Master ? Super Finishing 가공 후 각각의 가공 ... 은 불량품인지의 여부를 Decide Module로 판단해, 불량품일 경우 Entity Trash Station 으로 이동하게 된다.③ 양품으로 판단될 경우, 각각의 부품
    Non-Ai HUMAN
    | 리포트 | 10페이지 | 5,000원 | 등록일 2012.05.01
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  • 자료 표지
    Design and Simulate the followings
    ? Design and Simulate the followings? 8-bit signed adder with sign extension- Step1module adder(x ... );and(w2,x,y);xor(sum,w1,carry_in);and(w3,w1,carry_in);or(carry_out,w3,w2);endmodule- Step2module
    Non-Ai HUMAN
    | 리포트 | 1페이지 | 3,900원 | 등록일 2010.10.21
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  • 자료 표지
    [디지털시스템실험(Verilog)] Memory Top & Writeback 예비보고서
    - Memory Top & Writeback실험목표① PICO Processor의 Memory Top과 Writeback을 구현한다.실험준비물ModelSim(HDL Simulator)기본 ... 지식① Memory TopMemory Top 모듈의 input과 output을 정리하면 다음과 같다.inputclk (1)clockreset (1)negative resetem_c ... _addr (17)dmem controller의 output addressdmem_wdata (32)dmem controller의 wdata② Writebackwriteback 모듈
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    | 리포트 | 3페이지 | 1,000원 | 등록일 2011.10.05
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  • 자료 표지
    COMSOL IC Thermal Simulation
    system . each of the optional modules • AC/DC Module • Acoustics Module • Chemical Engineering ... Module • Earth Science Module • Heat Transfer Module • MEMS Module • RF Module • Structural Mechanics ... Type, Boundary settingDesign Way I - Geometry Modeling and CAD Tools 4. Simulation of Temperature
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    | 리포트 | 34페이지 | 1,000원 | 등록일 2011.12.12
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  • 자료 표지
    반가산기(Half Adder)와 전가산기(Full Adder)의 설계
    )출력(output)4. 설계 결과Full-Adder(전가산기)의 Test module Simulation4. 설계 결과Full-Adder(전가산기)의 Test Bench ... 해 본다. 반가산기란 1비트의 2진수를 2개 더하는 논리회로이다. VHDL로 구현 후 Test Bench로 Simulation시켜 결과가 바르게 나오는지 확인한다. 실습으로는 반가산기 ... 를 토대로 전가산기(Full Adder)를 VHDL로 구현한다. 전가산기란 1비트의 2진수를 3개 더하는 논리회로이다. VHDL로 구현 후 Test Module, Test
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    | 리포트 | 13페이지 | 1,500원 | 등록일 2010.06.24
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  • 자료 표지
    화학공정모사 프로그램의 종류 및 특징
    1. 화학공정모사 프로그램화학공정모사기(Chemical Process Simulator)는 화학 공정을 열역학을 이용하여 수학적으로 모델화하고 이를 컴퓨터 하드웨어를 이용 ... 으며, 60여개의 열역학 모델식과 60여개의 단위조작 장치를 모사할 수 있는 모듈이 내장되어 있다. 다만 화학공장이나 Pilot plant에서는 실제 화합물질을 다루어서 제품을 생산
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    | 리포트 | 2페이지 | 1,000원 | 등록일 2011.06.22
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  • 자료 표지
    [디지털시스템실험(Verilog)] Memory Controller 예비보고서
    - Memory Controller실험목표① PICO Processor의 Memory Controller를 구현한다.실험준비물ModelSim(HDL Simulator)기본지식 ... 하는 little endian을 사용하므로, Read/Write data를 sram에 맞게 순서를 재배치하는 모듈이 Memory controller이다.② Memory
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    | 리포트 | 2페이지 | 1,000원 | 등록일 2011.10.05
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  • 자료 표지
    [디지털시스템실험(Verilog)] Address Generator, PC Calculation Unit, Branch Handler 예비보고서
    Calculation Unit, Branch Handler를 구현한다.실험준비물ModelSim(HDL Simulator)기본지식① Address generator메모리의 base ... adder를 이용하여 더하면 최종 output인 gen의 값, 즉 새로운 memory address가 출력되게 된다.설계된 모듈은 다음을 만족해야 한다.op = 0일 때 gen ... 된 모듈은 다음을 만족해야 한다.select = 0일 때 nextpc = pc, select = 1일 때 nextpc = pc+offsetselect = 2일 때 nextpc
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    | 리포트 | 4페이지 | 1,500원 | 등록일 2011.10.05
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  • 자료 표지
    우체국 우편물 취급 개선 프로젝트(Arena프로그램 사용)
    겠습니다.회개프결소프BLOCK DIAGRAM현재작업상태 SIMULATION회개프결소프일반우편 시작지점BLOCK DIAGRAM회개프결소프MODULE 설명도착한 일반우편을 분류대에 올려놓는데 ... 우편을 집배원에 인계최종적으로 우편물들이 부서 및 지점별우편함 분류회개프결소프MODULE 설명RESOURCE 상태표현회개프결소프SIMULATION 실행중실패 및 바쁜 작업 상태 ... DEFINEANALYSISARENA SIMULATION을 통해 동부화재문서발송실의 우편물취급업무를 분석하고 개선안을 찾아본다.우편물취급업무는 일반우편과 D/M우편취급으로 나눈다. 일반우편은 하루
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    | 리포트 | 45페이지 | 10,000원 | 등록일 2009.07.02 | 수정일 2023.11.29
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  • 자료 표지
    2-port OR gate
    가지 방식(일반 Simulation, Test Bench를 이용한 Simulation, Test Bench Waveform을 이용한 Simulation)으로 알아본다.2. 관련 ... 을 실행하여 project명을 정해주고 파일을 실행한다. 실행 후 logic 설정은 프린트물처럼 설정해주고, VHDL Module로 소스를 생성한다. 실험이 2port Or ... . Simulation 메뉴의 Edit - preference를 실행하여 Modelsim과 Webpack을 연결한다. 연결 이후, Source for: 항목이 Synthesis
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    | 리포트 | 17페이지 | 1,000원 | 등록일 2010.06.24
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  • 자료 표지
    FSK BER Simulation발표
    Chapter 5. FSK BER Simulation학교 학과 이름**01 실험목적 PurposeTo understand FSK MODEM system. To understand ... how to BFSK BER simulation Using MATLAB.02 modem Basic Theorymodem (modulator-demodulator) 디지털 신호 ... **04 Simulation04 Simulation04 Simulation04 Simulation04 SimulationCompute number of bit errors and
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    | 리포트 | 21페이지 | 1,000원 | 등록일 2009.09.20
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  • 자료 표지
    ERP의 발전배경
    Simulation) ⑥ 관계형 데이터 베이스 (RDBMS : Relational Data Base Management System) ⑦ 객체지향기술 (OOT : Object ... 에도 적용될 수 있도록 확대되고 있다 . 확장된 ERP 는 공급망 관리 (SCM) 모듈의 정교화 , 통합 고객관리 (CRM) 과 유한생산계획 (APS) 개념의 구체화 및 전략기업
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    | 리포트 | 18페이지 | 2,000원 | 등록일 2013.07.01
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  • 자료 표지
    Orcad를 이용한 PCB 설계
    /F Power supply, PARAM, PSpice library 파일의 지정abm.olb함수에 의한 소자, 기능 구현filter, modulator, gain block ... 에서 add trace로 들어가 추가로 클릭!!!주의할점 : PSpice에서는 접지의 네트명이 항상 0으로 입력되어야 함.-PSpice의 시뮬레이션 설정-Simulation Setting창 ... 의 전압-Simulation에서 연산하기-Trace -> Add Trace ->Fuction or MacrosTrace Expression에 입력*Macro 지정 : Trace
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    | 리포트 | 8페이지 | 3,000원 | 등록일 2013.05.26 | 수정일 2025.05.26
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    BPSK/QPSK Simulator
    Project 1BPSK/QPSK Simulator학 과 : 전 자 공 학 부학 번 : 200412425이 름 : 이 종 인제 출 일 : '08. 11. 18(화 ... . Block DiagramBernoulli Binary Generator Block을 통해 Random Binary Number를 생성한 뒤에 BPSK Modulator ... Baseband Block으로 binary phase shift keying method를 이용한 Modulation을 한다. 이렇게 Modulation된 신호를 AWGN Channel
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    | 리포트 | 8페이지 | 1,500원 | 등록일 2010.09.11
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  • 자료 표지
    4비트 전가산기 감산기 설계
    셈기를 설계하고 4 비트 덧셈기를 구성하기 위해 이를 모듈 4 개로 연결한다 . 첫 번째 전덧셈기의 캐리 출력은 두 번째 전덧셈기의 캐리 입력이 되며 나머지 경우도 마찬가지로 동작 ... 한다 . 3 2 장 . 관련 기술 및 이론2 장 . 관련 기술 및 이론 4 bit Full Adder Module entity famain is Port ( a : in STD ... 으로 한다2 장 . 관련 기술 및 이론 4 bit Full Adder Module begin temp = not b; FA1 : fa_tt port map (a(0), b(0), ci
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    | 리포트 | 22페이지 | 2,000원 | 등록일 2010.09.09
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  • 판매자 표지 자료 표지
    MOSFET
    difference)2) Channel Length Modulation- MOSFET의 I-V 곡선에서 포화영역에서의 전류는 일정해야 하지만, 실제론 드레인 전압의 증가에 따라서 전류도 증가 ... 한다. 이 현상은 channel length modulation이라 한다. 이는 드레인 전압이 증가함에 따라 채널의 핀치오프 현상으로 인한 effective length의 감소로 인한 ... 것이다. Channel length modulation은 채널의 길이가 짧아질수록 더 잘 나타나는데, 이는 드레인과 기판사이의 공핍층과 채널의 영역이 서로 공유하면서가 감소하게 되
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    | 리포트 | 29페이지 | 3,000원 | 등록일 2012.01.18 | 수정일 2017.06.21
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  • 자료 표지
    AWGN 시뮬레이션 BPSK, MPSK 모듈레이션 antipodal orthogonal
    생성s=a*2-1; % Modulate (1,-1)v=1/sqrt(2*10^(dB/10)); % varawgn=randn(1,N)*v; % Gaussian noise (maen=0 ... emilogy([0:9],err,'*',[0:0.1:9], Pb, '-'); % plotgrid on;legend('Simulated','Analytical');xlabel('dB ... ');ylabel('error rate');title('Simulation of antipodal signaling');* Simulation of antipodal signaling2
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    | 리포트 | 5페이지 | 2,000원 | 등록일 2009.05.02
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  • 자료 표지
    Combinational Logic Design Using FPGAs
    Circuit][Figure2_Simulated Graph with Test Bench]-Test Benchmodule tb1_1;// Inputsreg a;reg c ... ;assign g =(~x|~y|~z)&(x|y|z);endmodule[Figure3_Logic Circuit][Figure4_Simulated Graph with Test Bench] ... &y&z)|(x&y&z);endmodule[Figure7_Logic Circuit][Figure8_Simulated Graph with Test Bench]-Test
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    | 리포트 | 14페이지 | 1,000원 | 등록일 2012.02.11
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  • 자료 표지
    [VerilogHDL] CLA(Carry Look ahead Adder)를 이용한 16bit 고속 가산기 설계
    비트수비고InputA4bitInput data XB4bitInput data YC01bitCarry inOutputS4bitSumC1bitCarry out- Module ... Adder 코드module cla4(S, C, A, B, C0);input [3:0] A, B;input C0;output [3:0] S;output C;wire [3:0] S ... Adder Test bench 코드 및 Timing Simulation 결과`timescale 1ns / 1nsmodule tb_CLA16;parameter step = 100;reg
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    | 리포트 | 6페이지 | 2,500원 | 등록일 2013.05.25
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2026년 01월 31일 토요일
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- 유아에게 적합한 문학작품의 기준과 특성
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