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verilog 시계 모듈형 전전설3 전전컴설계실험2 arena 시뮬레이션 Aspen Hysys plus 차이
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"Simulation Module" 검색결과 301-320 / 515건

  • 자료 표지
    [시뮬레이션]현금흐름 시뮬레이션, 몬테카를로 시뮬레이션, 논리수준 시뮬레이션, 회로 시뮬레이션(SPICE), 컨테이너 터미널의 객체지향 시뮬레이션, 선박조종 시뮬레이션, 선박조종 시뮬레이션과 해난사고 분석
    Simulation)과 모수적 시뮬레이션(Parametric Simulation)과 같은 알고리즘 시뮬레이션(Algorithmic Simulation)보다 우월한 장점인 모듈 ... 적 시뮬레이션(Modular Simulation)과 일반적 시뮬레이션(Generic Simulation)이라는 점이다. 모듈적 시뮬레이션은 객체들의 독립이 모델을 재구성을 하지 않 ... 과 해난사고 분석Ⅰ. 현금흐름 시뮬레이션1. 현금흐름 시물레이션의 개요2. 현금흐름 Simulation의 방법Ⅱ. 몬테카를로 시뮬레이션Ⅲ. 논리수준 시뮬레이션Ⅳ. 회로 시뮬레이션
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    | 리포트 | 14페이지 | 6,500원 | 등록일 2011.03.26
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    [디지털시스템][회로설계]Car Simulator 회로설계 및 검증
    ■ 과제 목표Car Simulator 기능을 갖는 회로를 설계하고 이를 검증.■ Car Simulator의 기본 기능■ module 명 및 입출력 변수1. module : CAR
    Non-Ai HUMAN
    | 리포트 | 15페이지 | 13,000원 | 등록일 2010.01.13
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  • 자료 표지
    [디지털시스템][회로설계]Car simulator 회로설계 및 검증
    ■ 과제 목표Car Simulator 기능을 갖는 회로를 설계하고 이를 검증.■ Car Simulator의 기본 기능■ module 명 및 입출력 변수1. module : CAR
    Non-Ai HUMAN
    | 리포트 | 8페이지 | 13,000원 | 등록일 2010.01.13
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  • 자료 표지
    화학공정모사종류및특성
    1. 화학공정모사기(Chemical Process Simulator)란?범용성 화학공정 모사기(General Purpose Chemical Process Simulator)란 ... 를 얼마나 많이 내장하고 있는가와 또는 얼마나 많은 단위조작 모델들을 보유하고 있는가가 모사기의 성능을 좌우한다.① Simulation Science사의 PRO/II with ... PROVISION-Dr. Wang이 1968년도에 개발한 PROCESS로써 윈도우상에서 구현되는 Simulation Science사의 그래픽용 화학공정 모사기이다. 현재 국내의 많은 설계회사
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    | 리포트 | 2페이지 | 1,000원 | 등록일 2011.05.03
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  • 자료 표지
    [디지털시스템][회로설계]Car simulator 회로설계 및 검증
    ■ 과제 목표Car Simulator 기능을 갖는 회로를 설계하고 이를 검증.■ Car Simulator의 기본 기능■ module 명 및 입출력 변수1. module : CAR
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    | 리포트 | 4페이지 | 13,000원 | 등록일 2010.01.13
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  • 자료 표지
    [디지털시스템][회로설계]car simulator
    ■ 과제 목표Car Simulator 기능을 갖는 회로를 설계하고 이를 검증.■ Car Simulator의 기본 기능■ module 명 및 입출력 변수1. module : CAR
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    | 리포트 | 5페이지 | 13,000원 | 등록일 2010.01.13
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  • 자료 표지
    화학공정모사 프로그램의 종류 및 특징
    , Simulation Science사의 PROⅡ, Chemshare사의 DesignⅡ , Hyprotech사의 HYSYS, 그 밖에 PROVISION, chemCAD, C.C.C ... 를 모사할 수 있는 모듈이 내장되어 있다. 입구에 원료가 한번 들어가자마자 빠르게 계산하고 처리해서 원하는 요구를 풀어주는 편리함을 가지고 있고, 입력한 사항을 바로 보관하고 진행 ... Simulator)로서 화학공정을 열역학을 이용하여 수학적으로 모델화하고 이를 컴퓨터 하드웨어를 이용하여 실제 정유 및 석유화학공장에서 일어나는 상황을 묘사하는 소프트웨어이
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    | 리포트 | 4페이지 | 2,500원 | 등록일 2011.06.29 | 수정일 2015.06.29
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  • 자료 표지
    ERP,ERP발전과정,ERP현황 및 향후발전방향
    - Manufacturi 최적화가 이루 어지게 되었으며 특히 Scheduling 과 Simulation 기능이 추가 - COPICS 라는 패키지 방식 이 등장 - Enterprise Resource ... COMMUNICATIONERP 시스템 구성 Database Server 판매 및 유통 재무 및 관리회계 인적자원관리 생산 및 자재관리 프로젝트관리 품질관리 및 공장설비관리ERP 모듈 분류 ... 재무 물류 제조 및 유통재무회계 모듈 :: 재무회계 모듈 회사가 독립법인으로서 정부 , 은행 , 혹은 주주에게 재무제표를 생성하기 위한 모듈 - 총계정원장 , 외상 매입∙매출금
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    | 리포트 | 33페이지 | 3,000원 | 등록일 2012.09.17
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  • 자료 표지
    결과보고서-Exp 8. Co-Simulation & Co-Emulation Using FPGA.hwp
    Exp 8. Co-Simulation & Co-Emulation Using FPGA1. PurposeBefore the exp.9 and exp.10 in which you s ... circuit design in verilog HDL- Software Simulation with a test-bench- H/W Synthesis- Co-Simulation ... HDL and simulate it with a test-bench. Then Do Co-Simulation/Emulation using the FPGA board ? “iNCITE
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    | 리포트 | 9페이지 | 2,000원 | 등록일 2010.10.09
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  • 판매자 표지 자료 표지
    전자회로 프로젝트 Pspice를 이용한 Amplifier 설계
    {lambda I _{D}}의 식에서lambda 와 반비례하고lambda 는 channel length modulation에 해당하므로 L에 반비례하다고 할 수 있다. 따라서 ro는 L ... 수 있다.Analysis of Simulation Results각각의 transistor의 W/L를 바꾸면서 Bias point를 조절하여 모든 소자가 Saturation ... 는 양상을 보였다.4.2 Simulation Results각 MOSFER의 W/L와 DC bias각각 설계된 transistor소자의 W/L과 DC bias를 나타내는데 대부분 Pr.
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    | 리포트 | 14페이지 | 3,500원 | 등록일 2013.10.29
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  • 자료 표지
    PID controller 의 특성
    ) 12. 이론적 배경 22. 1 JAVA applet module 의 구성 22. 1. 1 JAVA applet module 22. 1. 2 ‘Continuous stirred ... 를 통한 계산을 통해서 완벽히 제어를 해야 한다.2. 이론적 배경2.1. JAVA applet module의 구성2.1.1. Java applet moduleFIgure 2.1 ... SP를 변화시키든지, Disturbance를 줘서 시뮬레이션도 할 수 있다.‘Simulation speed’에는 Normal, Fast, Instant, Slow, Very s
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    | 리포트 | 27페이지 | 1,000원 | 등록일 2013.08.11
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  • 자료 표지
    베릴로그 자판기설계, Vendingmachine Verilog (코드,타이밍밴치,ppt)
    ( 돈 )3. Verilog 구현 Vending Machine 자일링스 활용 프로그램 구현입출력 변수선언부 module DYB_vending ( Clk , reset, c ... 'b111:begin next_state =S20-juice; Change=1; exceed=0; Out=2'b11; end endcaseVerilog 구현 module ... Simulation_Vending_Machine ; reg Clk , reset, choice; // 클락 , 반환버튼 , 음료선택 활성화 reg [1:0]In; // 동전입력 00:0 원
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    | 리포트 | 24페이지 | 1,500원 | 등록일 2014.06.13
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    Term Project Report Traffic Light Controller
    ▶ HBE-COMBO II it uses Traffic Lights Module where and it is affixed in HBE-COMBO II board is ... and it improves Simulation abilities it made make. ▶ HBE-ComboⅡIt confirms an operational condition ... from the board and with Simulation results comparison it analyzes an operational condition
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    | 리포트 | 16페이지 | 5,000원 | 등록일 2011.06.09
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  • 자료 표지
    디설언(디지털설계및 언어) 도어락 설계 프로젝트
    코드 6 Simulation 결과 7 결과 분석 및 결론DIGITAL DOORLOCK ! Why doorlock ? 실생활에 근접한 주제 선정 최근 보안이 중요시 되고 있는 사회 ... DatapathSimulation 확인 ( 비밀번호 일치 )Simulation 확인 ( 비밀번호 불일치 )결과 분석 및 결론 계획한 기능에 대한 구현 내용 1) 기본적인 디지털 도어락 기능 ... 이 필요한 부분 1) 잠금해제와 비밀번호 변경 부분에서 때때로 글리치 (glitch) 발생 수업시간에 배운 내용을 최대한 활용 하여 Datapath , 제어부 , 플립플롭 등의 모듈로 나누어 구조적인 설계및 결과를 도출{nameOfApplication=Show}
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    | 리포트 | 16페이지 | 1,000원 | 등록일 2014.01.01
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    [디지털시스템실험(Verilog)] 32-bit Adder-Substracter 예비보고서
    한다.④ 32-bit Carry Select Adder를 설계한다.실험준비물ModelSim(HDL Simulator)기본지식① 2′s complement unit의 원리2의 보수 ... unit의 모듈 구조에 따르면(구조도는 참고자료에 첨부되었으므로 생략한다) 각 input은 먼저 not게이트를 통과한다. 그러나 여기에 1을 더해 주어야 2의 보수가 되므로, 1bit ... 와 subtracter의 기능을 동시에 가지고 있다. 모듈 구조에는 full adder와 XOR게이트가 사용되며, XOR게이트의 input은 캐리(Cin(sub ctrl))와 가수
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    | 리포트 | 2페이지 | 1,500원 | 등록일 2011.10.05
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  • 자료 표지
    디지털 시계 설계 보고서
    . 시계 구조1) 시계 부분그림 시계 회로의 회로도module :6진 카운터 2개 : 분주 클럭이 증가하거나 Enalbe입력이 들어갈 경우 0에서 5까지 변한다.Clk_ref1초를 분주 ... 하는 클럭en1:증가 0: 유지clk레지스터 생성을 위한 클럭re초기화를 위한 리셋입력out_seg세그먼트 출력 데이터out_sig5초에서 0초로 내려갈 때 상위 모듈의 증가 ... : 유지clk레지스터 생성을 위한 클럭re초기화를 위한 리셋입력out_seg세그먼트 출력 데이터out_sig9초에서 0초로 내려갈 때 상위 모듈의 증가를 위한 신호표 분,초(첫째 자리
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    | 리포트 | 19페이지 | 2,000원 | 등록일 2012.05.29
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    라디오기본원리_AM 복조 IF Filter + AMP + Envelope Detector + Audio Amp 제작
    (Amplitude Modulation) 의 종류 및 특징• 기본 개념정보를 가지고 있는 신호 : m(t)반송파 (carrier) 신호 (Modulation을 위해 필요한 신호 ... 에 있고 이는 메시지 신호를 나르기 때문에 100%의 전력효율을 가짐• 복조 과정 중 반송파와 같은 주파수의 복조 반송파가 있어야 하기 때문에 복조가 어렵다.• Modulation ... 와 Simulation 결과 >- Simulation을 통해 중심주파수는 454.072kHz, 대역폭은 약 40kHz가 된다는 것을 알 수 있다.< PSPICE를 통해 설계한 전체 회로 >5
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    | 리포트 | 18페이지 | 3,000원 | 등록일 2010.12.20
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    논리회로실험 설계 보고서
    , Synthesizer, Simulator, Test bench, Waveform editor로 구성된다. HDL의 기본적인 디자인 흐름은 다음과 같다.-VHDL의 특성1. 설계 ... (architecture definition)로 분리된다.여기서 엔티티(entitiy)는 단순히 모듈의 입력과 출력의 선언인 반면 구조(architecture)는 모듈의 내부적 동작 혹은 구조
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    | 리포트 | 24페이지 | 4,000원 | 등록일 2013.11.25 | 수정일 2013.11.28
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    논리회로 프로젝트 보고서
    (설계한 module의 동작 원리)- Divider- Multiplier(Booth multiplication algorithm)5. 설계결과 및 분석- Dataflow 방식 ... 으로 VHDL 코드 작성6. 설계실행 및 평가(test bench)- Testbench를 작성하여 설계한 multiplier 검증- 시뮬레이션 결과 (Simulation 결과 캡쳐 화면 ... 이 바로 곱셈 결과가 된다.4. 설계 구조 및 기법 (설계한 module의 동작 원리)Booth multiplication algorithm을 이용한 multiplier를 설계하기 위
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    | 리포트 | 14페이지 | 3,000원 | 등록일 2012.12.23 | 수정일 2013.11.25
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    부동산 개발 업무 및 절차
    성 평가기준시설계획분석도입 ITEM의 특성 시설배치방안 투자비 산정부지조건 및 법규 Check Module Study Scheme DesignMarketing 전 략시장세분화 및 표적 ... 률 기성률 배분 등SIMULATION수입/비용 규모 손익/자금과 부족 흑자/잉여금 발생 년도 투자자본 회수 년도OUT PUT사업타당성 분석절차구 분선정사업 정밀조사시 설 계 획시업
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    | 리포트 | 13페이지 | 7,000원 | 등록일 2015.12.11
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2026년 01월 31일 토요일
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