"verilog코드"의 검색결과 입니다.

기간
- 전체
- 3개월
- 6개월
- 1년
- 2년
- 3년
- 5년
직접입력

적용
연관순
- 연관순
- 최신순
영역
- 전체
- 제목
- 본문
- 태그
페이지 수
- 전체페이지
- 1 페이지 ~ 5 페이지
- 6 페이지 ~ 10 페이지
- 직접입력 페이지 ~ 페이지 적용
확장자
- 전체
- 한글
- PDF
- MS워드
- MS엑셀
- MS파워포인트
- 압축파일
- 기타
할인자료 보기

연관검색어

verilog 엘리베이터 verilog 게임 FPGA verilog verilog 시계 FPGA adder

판매자 표지는 다운로드시 포함되지 않습니다.

"verilog코드" 검색결과 121-140 / 575건

서울시립대 전전설2 Lab-03 예비리포트 (2020 최신)

에 비해 코드를 더 쉽게 작성할 수 있다. 그리고 C언어와 유사하여 C언어에 능숙하다면 verilog를 배울 때 익숙함을 느낄 수 있는 장점이 있다. 하지만 verilog가 모델링 ... 전자전기컴퓨터설계실험Ⅱ예비리포트Lab-03 Basic Gates in Verilog작성일: 20.09.201. 실험목적Verilog HDL의 기본 사용법을 익히고 비트 단위 연산 ... . 배경이론 및 사전조사HDL 기반 설계 방식은 크게 두 가지가 있다. 하나는 미국방성이 주도로 개발한 VHDL이고 다른 하나는 반도체 업계 주도로 개발된 Verilog HDL

리포트 | 13페이지 | 1,500원 | 등록일 2021.09.10

다운로드 장바구니
시립대 전자전기컴퓨터 마이크로프로세서 Verilog를 통한 41 mux, ripple carry adder 구현

마이크로프로세서 과제Verilog를 통한 4:1 mux, ripple carry adder 구현Major전자전기컴퓨터공학부Subject마이크로프로세서ProfessorStudent ... ID NumberNamesubmit date목차4:1 muxa. 구현 코드b. wave 결과2. Ripple carry adder구현 코드wave 결과고찰4.참고문헌.4:1 ... mux구현코드wave 결과- 4:1 mux의 truth table은 sel1, sel2에 00 넣어줬을 때 out이 a값, sel1,sel2에 01을 넣어줬을 때 out이 b값, s

리포트 | 5페이지 | 1,000원 | 등록일 2021.04.12 | 수정일 2021.04.16

다운로드 장바구니
연세대학교 전기전자공학부 20-1학기 기초디지털실험 week 5 보고서

thoroughly. We also analyze the Verilog HDL code of a text-LCD and print messages by using the code. After ... tudied. After that, we construct the text-LCD by using Verilog HDL printing our objective messages ... . Simulating with a waveform verifies the circuit of the text-LCD written in Verilog HDL.1

리포트 | 14페이지 | 3,000원 | 등록일 2020.08.18

다운로드 장바구니
전전설2 3주차 실험 결과레포트

해서호한다.결과적으로 두 언어의 합성 가능한 하위 집합을 보면 기능면에서 매우 유사하지만 Verilog로 작성된 코드는 VHDL로 작성된 동일한 코드보다 성능이 훨씬 뛰어나다.보조 ... 실험3. Basic Gates in Verilog결과보고서담당 교수 : 교수님학과 : 전자전기컴퓨터공학부학번 :이름 :제출한 날짜 :1. 실험주제 : Introduction to ... Verilog HDL2. 실험목적 : 여러가지 Verilog HDL 언어의 기본 사용법을 익힌다.- 비트 단위 연산자를 이용하는 방법- Gate Primitive를 사용하는 방법

리포트 | 23페이지 | 1,000원 | 등록일 2021.11.30

다운로드 장바구니
[서울시립대] 전자전기컴퓨터설계실험2 / Lab06(결과) / 2021년도(대면) / A+

병렬 데이터 저장/전송 회로의 동작을 확인하는 모습(2) [실습 2] 실습1의 로직에서 아래와 같이 coding을 바꾸면 어떤 동작이 일어나는지 실험하고 이유를 논하시오 ... ]과는 달리 데이터를 넣어주면 동시에 LED 두 줄에 모두 빛이 바로 들어오게 된다.(3) [실습 3] 실습2의 로직에서 다시 다음과 같이 coding을 바꾸면 어떤 동작이 일어나는지 실험 ... Post-reportSequential Logic 1실험날짜 :학번 :이름 :1. Introduction가. 실험의 목적Verilog HDL 언어를 사용하여 Sequential

리포트 | 18페이지 | 2,000원 | 등록일 2022.07.16

다운로드 장바구니
정실, 정보통신기초설계실습2 9주차 결과보고서 인하대

full subtractor의 verilog코드이고 그림8는 이를 시뮬레이션한 결과이다.그림 SEQ 그림 \* ARABIC 7 : Test bench 그림 SEQ 그림 \* ARABIC ... 실험 결과 보고서(9주차)실험 제목 : 가산기, 감산기 회로실험실험 목적 : Verilog를 사용해 full 가산기, 감산기를 설계하고 n-bit 가산기, 감산기를 구성해본다 ... 한다. 그리고 full adder는 half adder두개를 사용한다. 그림3은 full adder를 verilog로 코딩하여 시뮬레이션 한것이다.그림 SEQ 그림

리포트 | 5페이지 | 1,500원 | 등록일 2021.08.31

다운로드 장바구니
[서울시립대] 전자전기컴퓨터설계실험2 / Lab07(예비) / 2021년도(대면) / A+

Pre-reportSequential Logic 2날짜 :학번 :이름 :1. Introduction가. 실험의 목적Verilog HDL 언어를 사용하여 Sequential ... 화 한다.⑤ 적절한 논리 회로도를 설계한다.2. Materials and Methods가. 실험 장비HBE Combo-II SE3. Prelab(1) In-Lab 실습 0/1의 코드를 작성 ... 시뮬레이션으로 확인하시오.Source codeTestbench testbench 시뮬레이션 결과b. [실습 1] 교안의 Moore 머신과 Mealy 머신의 코드를 따라서 실습해보시오.

리포트 | 9페이지 | 2,000원 | 등록일 2022.07.16

다운로드 장바구니
크기비교기 verilog 설계

와 b는 서로 상대적인 크기를 결정하여 a>b, a=b, a

리포트 | 2페이지 | 2,000원 | 등록일 2020.12.19

다운로드 장바구니
패리티체크 verilog 설계

’의 개수를 카운트하여 오류가 발생했는지 판단한다. 이 실습에서는 데이터 오류를 검사하는 데 사용되는 패리티 비트에 대해 알아본다.실습 내용실습결과Verilog, VHLD설계1. 홀수 ... 패리티 비트가 포함된 8비트를 입력받아 오류가 없으면 ‘0’을 출력하고, 오류가 발생하면 ‘1’을 출력하는 패리티 검사기를 Verilog로 설계하라.ParityCheck.vtb

리포트 | 2페이지 | 2,000원 | 등록일 2020.12.19

다운로드 장바구니
논리회로 (정연모) 기말 전체 족보 정리

Verilog HDL로 코딩하시오.(단, 입력x, clock, reset, 출력 z)3.1) 4 비트의 asynchronous ripple counter를 T f/f 와 D f/f 각각 ... . 10100110을 해밍코드를 이용하여 12bit로 표현하고 유도하는 과정 서술. 11번째 bit가 오류일 때 C8C4C2C1이 무엇인지 설명하라.

시험자료 | 2페이지 | 1,500원 | 등록일 2022.04.07

다운로드 장바구니
판매자 표지

논리회로및실험 레포트

논리회로및실험 예비레포트20000001 임0000000000학부목표: - AND,OR,XOR Gate를 이해하고 안다.Verilog HDL 문법을 이해한다.내용 :AND 게이트두 ... ] (두산백과)4) Verilog HDL 문법1. 기본적인 사항- 여백(white space) : 빈칸(space), 탭(tap), carriage return, line feeds 등 ... 와 비슷하게 사용- 소스 코드의 설명을 위해 사용. 컴파일 과정에서 무시됨- 단일 라인 주석문 : 2개의 슬래쉬 (//) 로 시작되어 해당 라인의 끝까지가 주석이 된다.- 블록 주석문

리포트 | 6페이지 | 1,000원 | 등록일 2024.07.14 | 수정일 2024.07.20

다운로드 장바구니
디지털 시스템 설계 및 실습 전감산기 설계

= ? ?x yz000111100011110010B = x’y + (x ? y)’z3. 전감산기의 블록도4. 전감산기 Verilog 코드1) MyFulladder.vmodule ... 와 위에서 빌린 수를 나타내야 한다. 전감산기 설계 과정을 통해 조합 논리회로를 Verilog 또는 VHDL로 설계하는 방법에 대해 공부한다. 또한 이 실습을 통해서는 if ... ~else(Verilog) 또는 if~then~elsif~end if(VHDL) 형식을 배울 수 있다.2. 전감산기의 진리표xyzDB0

리포트 | 3페이지 | 1,000원 | 등록일 2020.11.02

다운로드 장바구니
논리회로설계실험 8주차 register 설계

이론부분은 생략하였다.3) Verilog Implementations(코드 실행)3.1) 8-bit register (Structural modeling)위의 그림은 8-bit ... 다. 마지막으로 testbench 코드를 작성하여 Modelsim의 simulation을 이용하여, 구현한 두개의 register wave를 관찰하고 정상 작동하는지 확인한다.2 ... [7:0]에서 한 bit씩 output을 출력함을 확인할 수 있다. 위의 schematic을 structural modeling으로 코드를 작성하면 다음과 같다.1-bit

리포트 | 5페이지 | 3,000원 | 등록일 2023.09.11

다운로드 장바구니
연세대학교 전기전자공학부 20-1학기 기초디지털실험 추가 실험 보고서

experiment B3: top, start_finish, and accelerator. Followings are the Verilog codes of them.design_1 ... works. First, we have to make a simple code which controls LED with button and switch on the board ... . Below is the code.design_1_wrapper.vmodule top(input [3:0] btn,input [1:0] sw,output reg [3:0] led

리포트 | 24페이지 | 3,000원 | 등록일 2020.08.18

다운로드 장바구니
Verilog 언어를 이용한 Sequential Logic 설계 예비레포트

Verilog 언어를 이용한 Sequential Logic 설계예비레포트1. 실험 제목1) Verilog 언어를 이용한 Sequential Logic 설계2. 실험 목표1 ... 을 예측하는 모델을 제공한다. 두 번째는 FPGA같은 PLD를 프로그램하기 위해 사용한다. HDL로 작성된 코드는 로직 컴파일러를 이용하여 컴파일한 후 해당 기기에 올려진다. 대개 ... 의 경우, 테스트를 진행하며 여러 번 코드를 수정하여 기기에 올려볼 수 있다. HDL의 시뮬레이터는 디지털 기기의 실제 클럭과 유사한 리셋 가능한 클럭을 유지하고 설계자가 코드를 디버그

리포트 | 8페이지 | 1,000원 | 등록일 2022.11.06

다운로드 장바구니
시립대 전전설2 Velilog 결과리포트 4주차

Verilog HDL 실습 4주차 결과 리포트Major전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit ... date목록실험 목적배경 이론실험 장비시뮬레이션 결과와 실험 결과의 비교1Bit Subtractor4bit Subtractor1Bit Comparator4Bit Comparator코드 ... 분석 및 고찰결론참고 문헌1. 실험 목적- Xilinx ISE 프로그램에서 Verilog를 이용하여 연산회로를 설계하고 프로그래밍 해본다.2. 배경 이론- 연산회로(1) 덧셈

리포트 | 14페이지 | 1,000원 | 등록일 2021.04.16

다운로드 장바구니
판매자 표지

2025년 건국대학교 전기전자공학부 편입학 자기소개서

으로 Verilog 코드를 모듈화하고, Modelsim으로 시뮬레이션하며 오류들을 하나씩 해결해 나갔습니다. 프로젝트 진행에 따라 난이도가 높아지고 전공공부의 병행으로 팀원들이 부담을 느끼 ... 었습니다. 대학교 2학년 시절, 학술동아리 활동 중 Verilog와 FPGA를 이용하여 타이머와 알람 기능이 추가된 디지털 시계를 설계하는 프로젝트를 진행했습니다. 프로젝트 초기 ... 기 시작했습니다. 저는 팀장으로서 어떻게든 성공적으로 끝마치겠다고 다짐했고 각자의 강점을 분석했습니다. 반복적인 디버깅 작업은 끈기가 강점인 팀원에게 맡기고, 코드 검토는 세심

자기소개서 | 2페이지 | 4,000원 | 등록일 2025.06.07

다운로드 장바구니
LS R&D 합격자소서

한 경험이 있습니다. Verilog를 활용하여 RTL coding을 분석하고 시뮬레이션, 테스트 및 구현 업무를 진행하였습니다. 또한, 시퀀스 로직을 구현하여 이를 토대

자기소개서 | 3페이지 | 3,000원 | 등록일 2021.08.16 | 수정일 2022.03.28

다운로드 장바구니
디지털 시스템 설계 및 실습 디멀티플렉서 설계 verilog

000010I001000I011000i3. 디멀티플렉서의 블록도4. 디멀티플렉서의 Verilog 코드1) DMux.v : case 문 사용module DMux(i, S, y0, y1, y2 ... 에 입력을 전송할 때 나머지 출력은 그 전에 할당받은 값을 유지한다. 이것은 Verilog나 BHDL이 합성되는 과정에서 그 전의 값을 유지하기 위해 래치를 포함시키기 때문이 ... 다. 따라서 이번 실습에서는 디멀티플렉서의 동작을 이해하고, Verilog 또한 VHDL이 회로로 합성되는 과정을 이해한다.2. 디멀티플렉서의 진리표S1S0Y0Y1Y2Y300I

리포트 | 5페이지 | 1,000원 | 등록일 2020.11.02

다운로드 장바구니
BCD 가산기 설계 결과보고서

“1101”“0010”0B2. n비트 가산기/감산기의 예에서 입출력 비트 수가 많아질수록 Schematic으로 설계 할 때와 Verilog 또는 VHDL로 설계할 때의 장단점을 설명 ... 하라.Schematic ; 비트 수를 고정해서 설계해야 한다. 감산기로 동작할 경우 빼는 수의 2의 보수를 취해서 더해야 한다.Verilog, VHDL ; 가산회로는 부호를 고려 ... 하였다. BCD는 디지털에서 사용하는 2진 코드를 이용해 10진수를 표현한 값이다 일상생활과 디지털 연산은 기반으로 하는 수가 다르기 때문에 이 실습에서는 BCD로 입력되는 두 수를 더한 2

리포트 | 3페이지 | 2,000원 | 등록일 2021.04.16 | 수정일 2024.01.29

다운로드 장바구니

이전10개 2 3 4 5 678 9 10 11 다음10개

파워링크

신청하기