Lab3. Homework1. encoder Verilog Code / 주석 RTL Map Synthesis Report LUT : 6USED IOB : 11USED Test Bench Code Simulation Result 다음과 같은 결과가 나왔다. Discuss..
#0ns초기 값으로 CLK=1, RESET=0, IN=0 으로 시작한다. CLK=1로 시작했기 때문에 posedge로 인식된 것 같다. RESET=0의 영향으로 모든 D-F/F들의 출력이 리셋 되어 0이 된 것을 확인 할 수 있다. (0000(2) 출력 앞에서부터 Q1..
1. 직무 관련 경험 기술 RTL 설계 엔지니어는 회로에 대한 이해를 바탕으로 목표 애플리케이션에 최적화된 설계 역량이 필요합니다. 저는 이를 위해 다음과 같은 경험을 쌓아왔습니다. 첫째, 직무 수행에 필요한 전공 지식을 갖췄습니다. 전자회로1,2, 집적회로, 디지털논..
양수*양수를 테스트 해 본 결과이다. 피승수는 51, 승수는 102를 넣었다. #30ns(S0)를 보면 st신호가 들어온다. 따라서 A_ACC에 0, B_reg에 {승수, 0}, C_reg 피승수가 로드 되고, 카운터가 000으로 초기화되고, 스테이트가 다음 스테이트인..
파형에 대한 토의리셋일 ‘1’인 상태이면 s0이 되고 출력이 “000”이 되며 클락이 상승에지일 때 입력x가 ‘1’이면 s1이 되고 출력값은 “001”이 되며 s1인 상태에서 입력x가 0이 되면..파형에 대한 토의리셋값이 0일 때 s0이 되고 입력값에 따라서 이 전의 ..
1. architecture선언부procedure을 architecture선언부, 즉 architecture와 begin 사이에 선언하였다. min, max, same이 variable로 선언되어야 하므로 variable를 사용하였고 procedure 출력을 if-el..
예비 레포트 - 실험날짜 : 2018년 11월 27일 - 실험주제 : FPGA구조와 ASIC 설계 방법 - 예비이론 • FPGA & ASIC 정의 FPGA(Field Programmable ... 한번 설계와 검증 과정이 완료되면, (FPGA 회사 자산 소프트웨어를 사용하여) 생성된 이진 파일을 FPGA의 (재)설정에 사용한다. ... 대부분의 FPGA는 프로그래밍가능 논리 요소 (FPGA 식으로는 논리 블록이라고도 함)에 간단한 플립플롭이나 더 완벽한 메모리 블록으로 된 메모리 요소를 포함하고 있다.
[실습 과제 : 1bit full adder 를 component로 이용해서 4bit adder를 설계]먼저 이 코드를 완성시키기 위해서는 or게이트와 half-adder(반가산기)를 먼저 설계해서 1bit 전가산기(fulladder)를 완성 시키고 나서 1bit 전가..
Verilog Basic, FPGA 시프트 레지스터 카운터 예비레포트 1. 실험 제목 1) Verilog Basic, FPGA 2) 시프트 레지스터 카운터 2. ... 관련 이론 1) Verilog Basic, FPGA - Verilog의 구조 (1) 시작부분 module의 선언 module은 Verilog에서 기본 설계 단위이며 이를 통해 다른
FINAL TERM PROJECT Reporting date 2018.06.22 Major 전자공학과 Subject 디지털시스템설계실습VHDL Student ID 5 Professor /ㅓㅏ=교수님 Name 0 INDEX 1. 개미의 하루 의 정의 및 설계 ······..
test1test1 코드 사진과 파형에 관한 사진들이다.test1 회로는 A 와 B가 입력으로 들어가서 출력 Y로 나오는 회로이며 or 게이트를 사용해서 Y값을 출력하는 회로이다. 파형에서 맨 앞쪽 파형을 봤을 때 A(0)B(0)은 Y(0)이고 두 번째 A(1)B(0)..
