"verilog코드"의 검색결과 입니다.

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verilog 엘리베이터 verilog 게임 FPGA verilog verilog 시계 FPGA adder

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"verilog코드" 검색결과 201-220 / 575건

엘비세미콘 테스트제품기술팀 자소서

함을 확인하고, 초기 설정 루틴 문제로 판단하여 Verilog 코드를 디버깅했습니다. 이후 인가 순서를 바꾸어 문제를 해결했고, 이는 저희 조가 10개 팀 중 유일하게 에러 없는 신호

자기소개서 | 4페이지 | 3,500원 | 등록일 2025.06.08

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한국수력원자력 전기설비 인턴직 합격자소서

십시오. (200자 이내)[Think Different]논리회로 설계 수강 시에 Verilog언어를 활용하여 Gas Station을 설계하기로 했습니다. 버튼에 따라 가솔린, 휘발유 ... 만 알고리즘 작성과 코드는 현격한 차이가 있었으며 Clock 주기의 타이밍도를 분석 하여 마이크로 세컨드까지 낮춰 일치시켜 완성할 수 있었습니다.

자기소개서 | 5페이지 | 3,000원 | 등록일 2023.10.06

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한국수력원자력 전기,전자직 합격자소서

에 Verilog언어를 활용하여 Gas Station을 설계하기로 했습니다. 버튼에 따라 가솔린, 휘발 유, LNG를 선택하여 동전을 투입하고 가스를 충전함으로써 배터리 게이지가 올라가 ... 으로 녹음하려 했으나 Noise가 발생하여 텍스트 입력시 음성변환하는 VoiceWare라는 프로그램을 사용했습니다.하지만 알고리즘 작성과 코드는 현격한 차이가 있었으며 Clock주기의 타이밍도를 분석하여 마이크로 세컨드까지 낮춰 일치 시켜 완성시킬수 있었습니다.

자기소개서 | 5페이지 | 3,000원 | 등록일 2023.10.06

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OFDM용 고속 Radix-8 FFT 구조 (High-speed Radix-8 FFT Structure for OFDM)

using conventional Radix-4 butterfly and proposed Radix-8 butterfly, respectively. The Verilog-HDL c ... 한 결과 구현면적이 49.2%가 증가하였다. 즉, Throughput을 2배로 증가시키기 위하여 하드웨어는 49.2%만 증가함을 Verilog-HDL 코딩을 통하여 확인하였다. 또한 ... oding results for the proposed FFT structure show 49.2% cell area increment comparison with those of

논문 | 10페이지 | 무료 | 등록일 2025.06.14 | 수정일 2025.06.17

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시그마-델타 A/D 컨버터용 디지털 데시메이션 필터 설계 (Design of digital decimation filter for sigma-delta A/D converters)

메이션(decimation) 필터의 Verilog-HDL 설계 및 구현을 보였다. 디지털 데시메이션 필터는 CIC(cascaded integrator-comb) filter와 두 개 ... ) 코드로 표현하여 사용하였다. 곱셈 연산은 일반 곱셈기 없이 쉬프트 와 덧셈방식을 이용하여 구현되었다. 3단 데시메이션 필터는 0.25-㎛ CMOS 공정으로 제작되었고, 필터 ... presented a Verilog-HDL design and implementation of an area-efficient digital decimation filter that

논문 | 12페이지 | 무료 | 등록일 2025.05.25 | 수정일 2025.05.27

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HEVC 인코더 용 SAO 필터에 대한 저면적 하드웨어 구조 (Low-area Hardware Architecture for SAO Filter in HEVC Encoder)

between original and reconstructed pixels, and improves image quality and coding efficiency. Since the ... 오프셋을 모두 처리할 수 있는 통합 구조를 사용하였고, 제곱 연산과 곱셈 연산을 쉬프트 연산과 덧셈 연산으로 대체하였다. 제안하는 회로는 Verilog HDL을 사용하여 RTL ... operations. The proposed circuit was described at RTL using Verilog HDL and synthesized using 130nm s

논문 | 8페이지 | 무료 | 등록일 2025.06.15 | 수정일 2025.06.17

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SK하이닉스 설계 최종 합격 자기소개서(자소서)

을 엑셀을 통해 확인하고 Python 코드로 구현하였습니다. 이 과정에서 회로 MNA matrix를 구성하는 방식과 dynamic timestep algorithm 적용 방식 ... 도록 기술) (700~1000 자 10 단락 이내)[Verilog로 Snake game을 구현하다]학부 디지털시스템 실험 프로젝트로 FPGA를 활용하여 원하는 기능을 구현하는 프로젝트

자기소개서 | 13페이지 | 3,000원 | 등록일 2023.02.13

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실시간 영상 부호화를 위한 H.264/AVC의 비트율 제어 하드웨어 설계 (Hardware Design of Rate Control for H.264/AVC Real-Time Video Encoding)

alculate QP. For high speed and low computational prediction, the MAD is predicted based on the coded basic ... 율 제어 하드웨어는 Verilog-HDL을 이용하여 설계하였으며, Synopsys사의 Design Compiler를 이용하여 UMC 공정 0.18 ㎛ 셀 라이브러리로 합성한 결과 ... with those of previous architecture. The proposed RC was implemented using Verilog HDL and s

논문 | 8페이지 | 무료 | 등록일 2025.06.01 | 수정일 2025.06.05

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다항식 표현을 이용한 DCME 알고리즘 설계 (Design of Degree-Computationless Modified Euclidean Algorithm using Polynomial Expression)

PE circuit is independent of the error correcting capability t of RS codes, it has the advantage of ... block for RS(255,239,8) decoder is implemented using Verilog HDL and synthesized with 0.13um CMOS cell

논문 | 7페이지 | 무료 | 등록일 2025.05.30 | 수정일 2025.06.05

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디지털시스템설계(Clock설계) 프로젝트/레포트

▶완성한 verilog code (clock.v/datapath.v/controller.v/test_clock.v)clock.vdatapath.vcontroller.vtest_c

리포트 | 5페이지 | 1,500원 | 등록일 2018.08.19

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디지털시스템설계(Mu0 Structural Design 설계) 과제

한 verilog code coding coding coding나머지 test.v 와 mem.v 코딩은 생략했습니다.▶simulation결과: acc 최종값:140

리포트 | 5페이지 | 1,500원 | 등록일 2018.08.19

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(완전 세세한 정리, 끝판왕) 시립대 전전설2 8주차 Lab08 예비 레포트 7-segment and Piezo Control, 전자전기컴퓨터설계실험2,

algorithmbinary to bcd conversion code진행과정Binary to BCD Converter의 기본 원리는 다음과 같다.1. binary number를 왼쪽으로 1 ... with Piezo 동작 검사1.TOP module 설정2. 첫 번째 모듈 - 버튼마다 Piezo(음)을 출력하는 코드3. 두 번째 모듈 - 버튼마다 FND에 숫자를 출력하는 코드c ... 을 출력하는 모듈설계 조건code(4) 실습4FND array 를 제어하기 위하여 다음과 같은 선언부 및 변수를 가지는 모듈설계 조건codesimulation(5) 실습58-bit 2

리포트 | 18페이지 | 2,000원 | 등록일 2020.07.28 | 수정일 2020.09.24

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verilog 44multi 보고서

만 카운터에 K 라는 출력을 만들어 Counting 완료를 감지해 S3으로 이동하며 수행한 후 초기상태로 갈 수 있게 한다.2. 실습 내용 : Verilog Code 및 주석2bit ... upcounter, controller 의 모듈을 따로 구성해서 전체 multiplier를 구성하였습니다. (객체화 하여 코드를 작성하였음 따라서 테스트 벤치는 multiplier

리포트 | 10페이지 | 1,000원 | 등록일 2018.12.27

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(완전 세세한 정리, 끝판왕) 시립대 전전설2 9주차 Lab09 예비 레포트 LCD Control 전자전기컴퓨터설계실험2,

씩 슬라이딩 되도록 설계설계조건code5. 예상 결과본 실험은 Verilog HDL 언어를 사용하여 LCD를 제어하는 실험이다. 16 x 2 LCD module 배우고 어떻게 설계 ... program, lab top4. 실험 방법실험1) Text LCD에 학번과 이름을 출력code실험2) Text LCD에 학번과 이름을 출력하되 길거리 광고판처럼 글자가 왼쪽으로 한 칸 ... 하는지 이해한 후 더 나아가가 응용과제까지 하게 된다. 이번 실험을 진행하기 전, 미리 코드를 작성하는 과정이 어려워서 주변의 조언을 많이 받았다.여러 조건에 따라 변하는 내용

리포트 | 15페이지 | 2,000원 | 등록일 2020.07.28 | 수정일 2020.11.16

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[기초전자회로실험1] "Verilog HDL을 이용한 Full Adder와 Half Adder의 설계 및 FPGA를 통한 검증" 예비보고서

1Preliminary report Electronic Engineering기초전자회로실험1Verilog HDL을 이용한 Full Adder와 Half Adder의 설계 및 ... FPGA를 통한 검증자료는 실제 실험을 바탕으로 작성되었으며,보고서 평가 A+기초전자회로실험1 과목 A+받은 자료입니다.1. 실험제목Verilog HDL을 이용한 Full Adder ... 와 Half Adder의 설계 및 FPGA를 통한 검증2. 실험목적① Verilog 문법, initial과 always, 배열과 대한 개념 및 예시② 1-bit Full Adder

리포트 | 6페이지 | 1,000원 | 등록일 2019.03.19 | 수정일 2019.04.01

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[기초전자회로실험1] "Verilog HDL을 이용한 Seven-segment display의 설계 및 FPGA를 통한 검증" 결과보고서

Verilog HDL을 이용한 Seven-segment display의 설계 및 FPGA를 통한 검증2. 실험목적① BCD code, Seven-segment display에 대한 ... 1Result report Electronic Engineering기초전자회로실험1Verilog HDL을 이용한 Seven-segment display의 설계 및 FPGA를 통한 ... display를 Verilog HDL을 이용하여 설계하고, FPGA를 통하여 검증하는 방법을 익힌다3. 실험 결과4. 고찰Seven-segment display의 원리에 대해 배우

리포트 | 3페이지 | 1,000원 | 등록일 2019.03.23 | 수정일 2019.04.01

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디지털시스템실험, Verilog를 이용해 BCD to 7 segment를 통한 계산기 설계 및 구현, FPGA보드 결과 포함

디지털 시스템 설계 및 실험 KEEE209 전기전자전파 공학부디지털 시스템 설계 및 실험 결과보고서실험제목BCD to 7 Segment, 7 Segment를 통한 계산기 설계 및 구현실험목표1. BCD 입력을 7-segment로 출력하는 디지털 회로 설계2. Clock을 이용하여 7-Segment를 순차적으로 표현하는 Controller 구현3. 가산기와 연결하여 계산결과를 표현하는 7-segment 계산기 구현실험결과7-segment 블록 다이어그램을 보면 먼저 4bit의 input을 입력받아서(0~15까지 표현가능) 이를 binary to BCD converter에 통과시켜 각각 2개의 4bit의 input을 BCD to 7-segment에 입력하여 7-segment controller를 통해 1의자리 7-segment와 10의자리 7-segment 2개로 숫자를 표현하는 과정이다.1. Line decoder의 Verilog 코드이다.2. Line decoder 5개를 중첩시켜 binary to bcd code를 작성하였다. 4bit의 input에 대하여 8bit의 output이 나오는것을 확인 할 수 있다.3. 4bit BCD input에 대하여 7bit output이 나오는 BCD to 7segment의 code이다.4. 조교님이 주신 7segment controller code이다.5. 앞에서 봤던 다이어그램을 verilog로 구현한 최종 모듈이다. 4bit input을 BCD로 바꾸고 이를 2개의 7segment로 변환한 후 controller를 통하여 각각 10의자리 1의자리를 표현하게 한다.6. Pin planner에서 각각의 input과 output의 pin설정을 해준다.7. BCD to 7segment가 최종적으로 잘 작동하는지 FPGA보드에 연결하여 실험해보았다.(몇 가지의 숫자만 sample로 사진을 찍었다)input에 0101을 넣자 05가 7segment에 표시되는 것을 확인 할 수 있다.2자리 숫자를 test해보기 위해 1111을 넣자 이에 해당하는 10진수 15가 표현되었다.토의이번 실험은 BCD to 7segment를 설계하고 FPGA 보드에 연결하여 작동해보는 실험이다. 기본적으로 4bit input에 대하여 7bit output 2개를 각각 10진수의 1의 자리, 10의 자리를 표현하는 code이다. 이를 위해선 먼저 binary to BCD converter를 통해 4bit input을 8bit output으로 변환해줘야 하는데 이를 line decoder 5개를 중첩하여 code를 구현하였다. 그리고 4bit 각각을 SEG_COM과 SEG_DATA로 1의 자리와 10의 자리를 표현하게 구현하였다. 아쉽게도 input이 4bit여서 max로 표현할 수 있는 값이 15이기 때문에 10의자리가 1밖에 안 나온다는 것이 아쉬웠다.선택사항으로 가산기+7segment를 하는 게 있었는데 앞에 4bit add/sub을 절댓값 코드를 적용하여 이를 7-segment에 적용시키는 것이었다. 우리 조는 절댓값 코드를 algorithm적으로 4bit 숫자 2개 A, B가 있다면 if...else문을 이용하여 A-B>4'b000 이면 그대로 사용하고 A-B

리포트 | 5페이지 | 2,500원 | 등록일 2015.12.05 | 수정일 2018.05.23

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전기전자기초실험 Flip-flop and Counter Design 결과레포트 (영어)

) Verilog HDL source code2) Simulation wave formDCBAState00 ... -fop1) Verilog HDL source codemodule JK(J, K, reset, clk, Q, QN); //module JK flip-flopinput J, K

리포트 | 8페이지 | 1,000원 | 등록일 2017.12.01

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디지털논리회로실험(Verilog HDL) - SR Latch, Level-Sensitive D-latch, D Flip-Flop

Verilog file with the code and include it in the project.? Compile the code. Use the Quartus RTL ... Viewer tool to examine the gate-level circuit produced from the code, and use the Technology Viewer tool ... the style of code in Figure 2b for the gated D latch. Use the /* synthesis keep */ directive to ensure

리포트 | 12페이지 | 1,000원 | 등록일 2019.08.29

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전자전기컴퓨터설계2 HBE-COMBO ll VerilogHDL 실습8 [예비레포트]

에 학번(2013440043)과 이름(Moon Beom Woo)을 출력하는 Verilog code는 아래 그림6~15와 같다.그림 SEQ 그림 \* ARABIC 6 Text LCD ... _학번(2013440043)과 이름(Moon Beom Woo) 출력 Verilog code_1그림 SEQ 그림 \* ARABIC 7 Text LCD_학번(2013440043 ... )과 이름(Moon Beom Woo) 출력 Verilog code_2그림 SEQ 그림 \* ARABIC 8 Text LCD_학번(2013440043)과 이름(Moon Beom Woo

리포트 | 18페이지 | 1,000원 | 등록일 2017.10.19

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