"logic gate 계산기"의 검색결과 입니다.

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디지털집적회로 감산기실험 전전설2 전자기사 10진 카운터 74ls83감산기 FPGA 전전설 adder comparator verilog

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"logic gate 계산기" 검색결과 41-60 / 167건

[전자회로실험3과 예비레포트]직렬 및 병렬 다이오드 구조

게이트(Logic Gate)라고 한다.이는 논리에 따라 디지털 IC가 문(게이트)을 열어 1(High)을 출력하거나, 문을 닫아 0(Low)을 출력하는 동작을 특징적으로 나타낸다 ... 기초전자회로실험 예비리포트실험3직렬 및 병렬 다이오드 구조학번:이름:목적직렬 또는 병렬 다이오드 구조의 회로를 해석하고, 다양한 다이오드 회로의 회로 전압을 계산하고 측정 ... 의 크기는 같다.?회로의 총 전류는 병렬회로의 전류의 합과 같습니다.?저항값의 합은 각 저항값의 값의 역수를 합한 값의 역수를 취해서 얻는다.?Si, Ge 다이오드가 서로 병렬

리포트 | 4페이지 | 2,000원 | 등록일 2017.06.10 | 수정일 2019.01.07

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제10장 래치와 플립플롭 예비보고서

의 동작원리를 이해한다.- 플립플롭의 동작을 실험을 통해 이해한다.2) 이론 및 실험- 순차논리회로디지털회로는 크게 조합논리회로(combinational logic)와 순차논리회로(s ... equential logic)로 분류된다.조합논리회로는 현재의 순간의 출력이 현재 순간의 입력에 의해서 결정되는 논리회로이다.순차논리회로는 현재 순간의 출력이 현재 순간의 입력 ... 고, 크면 입력파형의상승에지와 하강에지의 기울기가 감소하여 논리게이트의입력에 금지된 입력이 인가되는 시간이 늘어난다.사용하는 논리게이트의 패밀리종류와 스위치의 바운싱 시간에따라 R값

리포트 | 15페이지 | 1,500원 | 등록일 2020.02.11

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Lab#04 Combinational Logic Design 1

수학적인 계산은 조합 논리로 구성하고 처리 순서를 조절하는 데는 순차 논리를 쓰는 식이다.2) Half Adder반가산기는 Input A, B를 더해서 합인 Sum와 올림수 ... Post-Lab ReportLab#04 Combinational Logic Design 1@ Arithmetic Logic and Comparator담당 교수강 상 혁담당 조교실 ... . Introduction가. Purpose of this labVerilog HDL을 통하여 Combinational Logic Circuit을 설계한다.나. Essential Backgrounds

리포트 | 24페이지 | 1,500원 | 등록일 2016.09.11

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아주대 논리회로실험 실험2 CMOS회로의 전기적 특성 예비보고서

), 오실로스코프, 파형발생기, 1k 저항,- 74HC04N(inverter x 6) - pin map, AC특성, DC특성, IC gate 구성도,- SN74HC14 - pin map, 특성 ... CMOS 회로의 전기적 특성 이해실험이론Logic levels & DC noise margins논리 소자의 logic level 판정 방식논리소자는 보통 0~1.5V의 전압을 LOW ... , IC gate 구성도,실험절차실험 1) Inverter의 입출력 특성 확인1. 위 회로를 구성2.VCC=5V, VIN=(사인파 Vpp 5V Voffset 2.5)로 설정3

리포트 | 10페이지 | 1,000원 | 등록일 2016.09.21

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팀 프로젝트 디지털시계 설계 및 구현

Digital Logic Circuit Experiment TP# Digital ClockGroup. 4Submission date. 2013. 11. 26Participants ... 할 수 있는대표적인 순차회로의 하나이다.가장 먼저 시간을 계산하기 위해서 시계의 가장 기본적인 단위인 1초를 회로에서 얻을 수 있어야 하는데, 우리는 10진 카운터를 사용하여 60Hz ... 의 신호를 1Hz의 신호로 변환하면 1초의 시간을 얻을 수 있다.이후 1초의 시간을 얻은 뒤 이 신호를 이용하여 다른 단위의 시간을 계산 한다.1분을 표현하기 위해서 60진 카운터

리포트 | 11페이지 | 2,500원 | 등록일 2017.10.21 | 수정일 2017.12.27

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Lab#01 TTL Gates Lab on Breadboard

값을가진다.표 2. XOR Gate 진리표ABX0000111011103) Half Adder반가산기는 Input A, B를 더해서 합인 Sum와 올림수 Carry를 구하는 논리회로 ... , 1)이 나온다.6. Conclusion이번 실험은 논리회로를 Transistor-Transistor Logic을 이용하여 회로로 직접 구현하는 실험이다. OR gate, XOR ... Pre-Lab ReportLab#01 TTL Gates Lab on Breadboard담당 교수강 상 혁담당 조교실 험 일2015. 09. 14실 험 조10조학 번이 름

리포트 | 17페이지 | 1,500원 | 등록일 2016.09.11

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<컴퓨터 구조론> - 디지털 논리이론

제조 방법 TTL에 비해 동작 속도는 늦으나 집적도가 높고 소비전력이 매우 적어서 손목시계나 휴대용 계산기 등의 제품에 많이 사용됨 ECL(Emitter Coupled Logic ... 는 전기적 신호로 동작하는 회로 게이트(gate)들의 조합으로 구성 작동원리에 따라 조합회로와 순서회로로 구성(컴퓨터 내부회로 구성) 게이트 논리회로의 기본적인 하드웨어 소자 ... (gate)논리곱(AND) 2개의 2진 변수를 입력 받아 이에 대한 결과를 출력 연산 기호 : X 또는  두 입력 모두 1인 경우에만 결과가 1이고, 나머지는 모두 0

리포트 | 189페이지 | 3,000원 | 등록일 2015.09.16

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아주대 논리회로 실험 예비3 가산기 감산기 adder subtractor

Logic gate 를 이용해서 가산기(adder) 와 감산기 (substractor)를 구성한다.디지털 시스템의 기본 요소인 가산기와 감산기의 기본 구조및 동작원리를 이해한다.실험 ... 이론가산기- 반가산기? 반가산기(half adder) 회로는 2진수 덧셈에서 맨 오른쪽 자리를 계산할 때 사용할 수 있도록 만든 회로아래 그림에 나타낸 것과 같이 2개의 비트 A ... )Z+XY전가산기 진리표XYZSC0000000110010100110110010101011100111111감산기- 반감산기X-Y를 계산하여 두 수의 차이(difference) D

리포트 | 8페이지 | 1,000원 | 등록일 2016.12.24

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Logic Works를 이용한 ALU를 기반의 사칙연산 계산기 구현

Logic Works를 이용한 ALU를 기반의 사칙연산 계산기 구현[ 목차 ]1. 프로젝트 목표21.1. 설계 목적21.2. 프로그램 개요22. 프로그램 설계22.1. 설계 ... 하는지를 파악한다. 프로젝트의 목표인 사칙연산이 가능한 디지털 계산기를 만들기 위해 기본적으로 논리게이트, 멀티플렉서 등을 이용하여 7-Segment를 만들어 표현한다.2.2 ... 로 0w가 날 수 있는 상황은 일반적으로 덧셈과 곱셈에 있다. 하지만 우리 계산기에서는 덧셈에서 overflow가 생기지 않는다. 왜냐하면, 16bits를 통해 연산을 하기 때문

리포트 | 31페이지 | 3,000원 | 등록일 2016.08.16

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아주대학교 논리회로실험 실험3 예비보고서

1) 실험목적1. Logic gate를 이용해서 가산기(adder)와 감산기 (substractor)를 구성한다.2. 디지털 시스템의 기본 요소인 가산기와 감산기의 기본 구조 및 ... _{out} 이용하는 방법과 5 - 4 이면 5 + (-4)로 바꿔서 덧셈과 같은 방식으로계산할 수 있다.Half ADDER (반가산기)논리게이트를 이용하여 2개의 비트(0 혹은 1 ... 를 이용하여 전가산기 회로를 구성한다.오른쪽 사진에서 첫 번째 계산(빨간색 박스)의 경우에는 항상C _{i`n`}이 0이므로 반가산기로도 표현할 수 있다.하지만 두 번째 계산부터C

리포트 | 7페이지 | 1,000원 | 등록일 2014.02.28 | 수정일 2014.03.02

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실험3결과 ADD&SUB

gate를 담당하는 74HC86과 AND gate를 포함한 74HC08, OR gate가 있는 74HC32를 사용하였다. 전가산기는 두 입력과 이전 계산의 올림수를 각각 하나씩 받 ... , 가산기를 응용한 것으로 볼 수 있다. XOR gate가 있는 74HC86과 AND gate가 있는 74HC08, NOT gate인 74HC04를 사용하였다.4) Full-s ... 한 연산에 주로 이용된다고 한다. 가장 간단한 예시로 계산기, 전자시계 등을 만들 수 있다고 한다. 반면 binary adder의 반대 역할을 하는 subtractor는, 적은 비용으로 implement 기능을 수행할 수 있다.

리포트 | 5페이지 | 3,000원 | 등록일 2014.05.13

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논리회로, 반도체 메모리 조사

-채널 트랜지스터를 같이 구성하여 동작 속도는 늦지만 소비 전력이 아주 작은 반도체이다. 포켓 계산기나 손목시계 등의 휴대용 제품에 많이 사용된다. 부가적인 내용으로 소형 컴퓨터 ... 논리회로반도체 메모리에 관하여1. TTLTTL이란 트랜지스터-트랜지스터 논리(Transistor-Transistor Logic)의 줄임말이며 반도체를 이용한 논리 회로의 대표적인 ... 으나 전력 소비의 점에서 LS-TTL 등으로 대치되고 있다.2. S-TTLS-TTL이란 Schottky transistor-transistor logic의 줄임말로 쉽게 말해서 고

리포트 | 6페이지 | 1,000원 | 등록일 2015.11.11

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[A+ 예비보고서] 아주대 논리회로실험 실험3 '가산기& 감산기'

실험 3 예비보고서1. 실험목적-Logic gates를 이용하여 가산기(adder)와 감산기(subtractor)를 구성하여 동작을 확인해본다.-디지털 시스템의 기본 요소인 가산 ... 하여 바로 이전 위치의 비트 계산에 빌려 준 받아내림(borrow) 값을 포함하여 두 비트들의 뺄셈을 수행하는 조합 회로이다. 전감산기는 전가산기와 마찬가지로 3개의 입력과 2개 ... )-반감산기는 x, y 두개의 입력을 가지고 두 개의 출력을 가진다. 계산은 x-y이며 값의 범위는 1~1으로 3가지를 가지므로 두 개의 출력을 가진다. 두 개의 출력에서 하나

리포트 | 5페이지 | 1,000원 | 등록일 2015.03.27

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[컴퓨터공학기초설계및실험2 보고서] Ripple-Carry Adder (RCA) design

NAND gate와 2-input XOR gate인 logic gates으로 구성돼있음을 세부적으로 볼 수 있다.Flow Summary* print RCA result to 7s ... 목적가산기(Full Adder, Half Adder)의 구성과 동작 특성를 알고, 가산기의 연산장치를 이해한다. Ripple-Carry Adder (RCA)의 동작 원리에 대해 ... 이해하고 이해한 가산기 내용을 바탕으로 RCA를 설계하는 데에 목적이 있다.원리(배경지식)Adder(가산기)는 입력에 의해 출력이 결정되는 조합 논리 회로(combinational

리포트 | 20페이지 | 2,000원 | 등록일 2015.04.12 | 수정일 2015.04.24

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[예비]실험3. 가산기 & 감산기

3. 가산기 & 감산기?실험목적1. Logic gate를 이용해서 가산기(adder)와 감산기(subtracter)를 구성한다.2. 디지털 시스템의 기본 요소인 가산기와 감산기 ... B값까지 고려하여 계산을 하는 감산기이다. 전감산기는 반감산기 2개와 OR gate로 구성할 수 있다. 앞의 반감산기 XOR gate에서 구한 차와 뒤의 감산기 XOR gate ... 의 기본 구조 및 동작원리를 이해한다.?실험이론? 반가산기(Half Adder)- XOR gate는 두 개의 입력이 다를 때 논리 값 1을 출력하고 두 개의 입력이 같으면 0을 출력

리포트 | 4페이지 | 1,500원 | 등록일 2013.09.28

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예비 가산기 & 감산기

1. 실험목적- Logic gate 를 이용해서 가산기(adder) 와 감산기 (subtracter)를 구성한다.- 디지털 시스템의 기본 요소인 가산기와 감산기의 기본 구조 및 ... 동작원리를 이해한다.2. 실험이론Logic diagramTruth table반가산기(Half Adder)입력출력ABSC*************101피가수(A) 및 가수(B) 두 개 ... 는 장점이 있다. 하지만 전가산기의 자리 올림수 입력이 이전 가산기의 자리 올림수 출력이므로 하나의 전가산기가 계산되기 위해 이전 가산기의 연산을 기다려야한다. 이 때문에 비트 수

리포트 | 5페이지 | 1,500원 | 등록일 2013.12.26

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서강대학교 디지털회로설계 HW2 FPGA GateArray_SoG

Programmable Gate Array) 는 PLD(Programmable Logic Device) 와 프로그래머블 내부선이 포함된 반도체 소자이다. 1984년, Xilinx의 공동 창업자인 ... /SLICEProduct termLogic의 크기10k~1M ASIC gate100~1k ASIC gateConfigurationPROM 필요PROM 필요 없 ... 음ApplicationSoCSimple logic gateCPLD는 제한적인 구조이며, FPGA의 구조는 내부선에 의해 결정되기 때문에, 보다 유연하다. FPGA는 CPLD에 비해 전반적으로 로직의 크기

리포트 | 10페이지 | 1,000원 | 등록일 2013.04.12

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[예비]실험2. CMOS 회로의 전기적 특성

에서 Propagation delay는 Logic gate에서 input과 output이 안정적이고 확실하게 되었을 때까지 걸리는 시간의 길이이다. 종종 이것은 input이 변할 때 마지막 ... 2. CMOS 회로의 전기적 특성?실험목적1. CMOS 회로의 전기적 특성을 이해한다.?실험이론? Logic levels & DC noise margins(논리 소자의 logic ... 하는 시간)Transition time은 안정되어 있는 입력 신호에 반응을 할 때 2개의 다른 안정된 상태 사이에서 전환할 필요가 있는 시간이다. 즉, Logic circuit

리포트 | 4페이지 | 1,500원 | 등록일 2013.09.28

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[아주대] 논리회로실험 3장 예비(가산기 & 감산기)

Experiment 3 가산기 & 감산기OBJECTIVES- Logic gate들을 이용하여 가산기와 감산기를 만들어 보고, 가산기와 감산기의 동작원리와 구조를 이해한다.반가산기 ... 라 하고 상위 합의 비트를 carry-out이라 한다. 반가산기는 두 개의 2진수 덧셈을 위해 XOR gate 하나와 AND gate 하나로 만든 회로이다. XOR gate와 AND ... 와 OR gate를 이용하여 구성할 수 있다. 앞쪽의 반가산기의 하위비트 합 S1과 새로운 캐리입력 Ci의 합의 하위비트 S2가 뒤쪽의 반가산기의 XOR gate를 통해 출력되고, 역시

리포트 | 9페이지 | 2,000원 | 등록일 2013.09.15 | 수정일 2013.09.25

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Combinational_Logic_Design_Ⅰ_Arithmetic_Logic and Comparator

Post-Lab Report- Title: Lab#_Combinational_Logic_Design_Ⅰ@ Arithmetic_Logic and Comparator -담당 교수담당 ... )< 초록 (Abstract) >이 실험은 먼저 목적에 맞게 연산회로에 대해서 알아보고 1-bit 감산기 및 4-bit 가산기를 ISE 프로그램을 이용하여 설계해보았다. 또한 더 ... 나아가 1-bit comparator와 4-bit comparator를 설계해보고 장치로 직접 확인해보았다. 또 연산회로들이 구성되기 위해서는 여러 개의 gate 성질이 포함

리포트 | 32페이지 | 3,000원 | 등록일 2016.04.06 | 수정일 2017.03.08

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