아주대학교 논리회로실험 실험3 예비보고서

소개글

13년도 2학기 A+받은 자료로 아주대학교 교재를 참고하여 작성하였으며 보고서 형식과 내용은 실험책에 맞추어서 다른 소스 참고없이 직접 최대한 상세하게 작성하였습니다. 주로 논리회로교재의 내용을 참고하여서 시험대비에 용이합니다.
필요시 인터넷에 자료를 검색해보거나 도서관에서 논리회로실험 관련 서적을 빌려 참고하였으며 그림은 스캔하여 첨부하였습니다.

목차

[1]실험목적
[2]실험에 필요한 이론에 대한 상세한 설명
[3]실험부품과 DATASHEET
[4]실험과정 및 예상 결과에 대한 상세한 설명
[5]각 실험의 결과에 대한 피스파이스 자료 첨부
[6]참고문헌 및 출처

본문내용

1) 실험목적
Logic gate를 이용해서 가산기(adder)와 감산기 (substractor)를 구성한다.
디지털 시스템의 기본 요소인 가산기와 감산기의 기본 구조 및 동작원리를 이해한다.
2) 실험이론
2‘s-complement representation
실험3의 사칙연산은 2‘s-complement system을 사용한다.

<중 략>

주의해서 살펴볼 점은 A=0, B=1 인 경우 B(받아 내림)이 1이라는 것이다 즉 A보다 B(빼는수)가 더 클 경우에는 1을 빌려온다는 것이다.
A=0, B=1 인 경우 D(차를 나타내는 출력)가 1인데 상식적으로 1을 빌려와서 1 1은 0(D)이 나와야 된다고 생각하겠지만 이는 이진수 뺄셈 계산의 특성이다. 즉 1을 빌려오는 것이 아니라 1+1(=2)을 빌려오는 것이다. (1+1)-1 = 1이 된다. 덧셈에서 언급하였듯이 1+1(=2)은 carry 1에 해당하기 때문이다 (십진수에서 carry 10이 듯이 이진수에서는 carry가 1+1(=2) 이 된다)

참고 자료

논리회로 강의 ppt 자료
논리회로실험 강의 ppt 자료
http://srstansfield.com/electrical-engineering/hyperlinks/Logic-CMOS-Chips/