"verilog코드"의 검색결과 입니다.

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"verilog코드" 검색결과 501-520 / 575건

d래치 &d플립플롭 verilog

flipflopInstancerd_flipflop1bit Resettable D flipflop(2)Source code32비트 D래치module d32latch(d,clk,q);//32비트 D래치 ... 1. 실험목적순차회로의 기본인 D래치와 D플립플롭을 Reset기능이 있는 32비트 Resettable flipflop으로 설계하고 순차회로 Verilog 설계의 기초를 배워본다

리포트 | 24페이지 | 1,500원 | 등록일 2010.12.21

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디지털회로 [ 7-세그먼트디코더, 쉬프트 레지스터,업-다운카운터, 각종 카운터 _ 사전 ]

*************011110010001001000110000110010010011000101010010001101100000011100011111000000000010010001100세그먼트의 구조는 실험5에서 했듯이 아래와 같고 그 옆에 진리표도 나타내었다.? 7-세그먼트 Verilog HDL 소스 코드-아래는 7-세그먼트 진리표 ... 을 좌로 1 비트 쉬프트 시키고 Out_sr[0]에 In_signal을 입력한다.? 쉬프트 레지스터 Verilog HDL 코드module Shift_reg (Clk, In_sign ... 가 1이면 업 카운트 동작을 수행하고 0이면 다운 카운트 동작을 수행한다.? 업-다운 카운터 Verilog HDL 코드module Up_down_cnt (Clk, Up_down

리포트 | 4페이지 | 1,000원 | 등록일 2008.04.09

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4 bit BCD adder.subtraction

부호를 갖는 4 bit BCD adder/subtraction을 설계하시오.sol)library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity BCD isport ( a, b:in std..

리포트 | 2페이지 | 2,000원 | 등록일 2009.06.05

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연세대 전기전자 기초실험 11. FSM(Finite state machine)설계 실험 (예비보고서)

는 다음과 같다.그에 따른 verilog code는 다음과 같다.module traffic_control(clk, C, HL);input clk;input C;output [5:0 ... 한 FSM 회로를 verilog HDL을 이용하여 구현한다.2. 개요① FSM의 구성 원리 이해② FSM의 상태 천이 동작 이해③ verilog HDL을 이용한 FSM 설계방법 이해 ... ④ FSM의 verilog 시뮬레이션 수행① 그림 11-3의 FSM을 보고 Behavioral model로 verilog HDL을 이용하여 구현하시오.module fsm_state

리포트 | 6페이지 | 1,000원 | 등록일 2007.12.30

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임베디드 시스템 실험 : 깜박이는 Seven segment 구현

4. Discussion 직접 펌웨어와 하드웨어의 작성한 7-segment 소스코드를 키트에서 구현하는 실험이었다. 사실 처음에는 아무것도 몰라서 계속 조교님께 질문만 잔뜩 ... 된다는 것을 알게 되어 조금이나마 자신감이 생기는 것을 느꼈다. 물론 verilog 를 그다지 잘 하지 못해서 많은 문법적인 오류가 있어서 난감하기도 하고 많이 아쉽기도 하 ... 였다. 최선을 다해서 했지만 사실 이번 실험은 많은 아쉬움이 남았다. 우리 조의 경우 적당히 여유 시간을 남기고 코드의 초안을 작성하였으나 멀티 아이스의 접속 문제로 실제 구현된 모습

리포트 | 8페이지 | 1,000원 | 등록일 2009.05.23

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디지털 논리 실험, 7-Segment 제어기 동작 원리와 디코더 예비 보고서

) Common Cathode (b) Common AnodeⅢ. Verilog HDL 코드 분석//모듈을 설정. 입력신호 ABCD(4비트), 출력신호 SEG(7비트).module ... =7'b1111111;4'b1001: SEG=7'b1110011;endcaseendendmodule// 모듈을 종료.Ⅳ. 예비보고사항(1) 표 1의 7-Segment 디코더 회로를 Verilog HDL로 표현하시오.-> Ⅲ항에서 해당 회로의 Verilog HDL을 표현하였다.

리포트 | 4페이지 | 1,500원 | 등록일 2009.07.18

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연세대 전기전자 기초실험 8. 조합 회로 설계 실험 (결과보고서)

를 이용하여 회로를 구성하는 것이 아니라 단순히 컴퓨터를 이용, verilog 코드로 각 조합 회로의 동작을 확인하는 것이었다. verilog 코드를 이용하는 것이 처음이었기 때문 ... 하였는데 별 문제 없이 출력값이 나오는 것을 볼 수 있었다. 결과적으로 verilog 코드가 숙달되지 않아 실험하는데 어려움을 겪었지만 시행착오를 반복한 결과 별 문제 없이 실험을 끝낼 수 ... .......1000111....0111.......1111.......00011111111※ 실험에 사용된 segment 코드module led09(in, seg);input [3:0] in

리포트 | 5페이지 | 1,000원 | 등록일 2007.12.30

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[ASIC] VHDL, Verilog, SystemVerilog의 비교

Verilog의 설계자는 코드작성과 모델링 생산성에는 심각한 영향을 끼치지 않으면서 개선하는 부분에 strong typing을 제공함으로써 위의 두 언어의 최선을 제공하려 시도 ... VHDL, Verilog, System Verilog의 비교Introduction무수한 하드웨어설계언어의 개선이 증가함에 따라, 특정 설계에 있어 어느 언어가 최적인지를 결정 ... ) : 다양한 인증, 합성(실행) 툴이 지원되는 범용 디지털 설계 언어.· Verilog(IEEE-Std 1364) : 다양한 인증, 합성 툴이 지원되는 범용 디지털 설계 언어

리포트 | 7페이지 | 1,500원 | 등록일 2008.04.03

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디지털 논리 실험, 산술 논리 회로 실험 결과 보고서

; Arithmetic Logic Unit)의 동작을 확인하는 것이다. Verilog code로 작성한 뒤, Han Back Digital Training Kit를 이용해서 작성 ... 'b0;endcaseendendmodule0. 소스코드1. Device 선택2. Timing Simulation3. Floorplan Editor로 입출력핀 할당4. Timing ... 한 코드를 설정된 제어 스위치로 값을 넣어서 결과를 살펴볼 수 있었다. 실험에서는 산술논리장치를 4비트로 구현하여 위의 table에 있는 12가지 연산을 확인하였다. 이와 같이

리포트 | 10페이지 | 1,500원 | 등록일 2009.07.18

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시프트 레지스터, Verilog HDL을 이용한 주파수 분주기 설계 디지털회로실험 예비보고서

디지털회로실험 사전보고서-Lesson 14 시프트 레지스터,Verilog HDL을 이용한 주파수 분주기 설계□ 시뮬레이션배 주파수 분주기module div_2n(clk_16m ... [1];assign out_2m = clk_div[2];assign out_1m = clk_div[3];endmoduleVerilog HDL 코드시뮬레이션 결과모듈의 이름을 div

리포트 | 4페이지 | 1,000원 | 등록일 2010.05.23

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Embedded System을 이용한 디지털 오실로스코프에서 Triggering 구현

-------------------------43.1.1.EPLD 구현을 위한 설계 ---------------------43.1.2.EPLD를 구현한 Verilog code -- ... ---------------63.2.Sever.c code --------------------------------73.2.1.Horizontal resolution ------ ... 한 Verilog EPLD구현을 위한 Hardware description language, Verilog로 프로그래밍한 것을 컴파일해서 EPLD로 옮기게 되면 EPLD가 회로

리포트 | 14페이지 | 1,500원 | 등록일 2009.06.08

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KT의 IT직군 자기소개서 입니다. 최종학격 자기소개서 입니다. 2013 하반기. 정성을 다해 쓴 자소서 입니다.

, 컨트롤 value를 형성하는 모듈 등으로 구성되었습니다. 모듈은 모두 verilog언어 기반으로 코딩을 통해 만들었습니다. 두 번째는 그 모듈을 잇는 것입니다. 모듈마다 input ... /output의 수가 많기 때문에 각별히 조심하며 연결시켰습니다.③ 결과 / 느낀점다행히 완성된 코드로 제가 원하는 값을 얻을 수 있었습니다. 제가 설정한 컨트롤 값에 따라 연산

자기소개서 | 3페이지 | 3,000원 | 등록일 2013.12.18

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arithmetic circuit design(결과)

is near to the MSB. So the largest delay occurs when the MSB is calculated. The verilog code is

리포트 | 10페이지 | 1,000원 | 등록일 2011.07.09

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연세대 전기전자 기초실험 10. 플립플롭과 카운터 설계 실험 (예비보고서)

시뮬레이션 수행 ① Master/Slave J-K 플립플롭을 verilog HDL 코드로 표현하시오.Master/Slave J-K 플립플롭에 대한 verilog HDL 코드 ... ① 플립플롭의 동작원리 이해 ② 플립플롭을 이용한 쉬프트 레지스터의 동작원리 이해 ③ 다양한 종류의 카운터 동작원리 이해 ④ 플립플롭 및 카운터에 대한 verilog

리포트 | 6페이지 | 1,000원 | 등록일 2007.12.30

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Verilog를 이용한 디지털 도어락 설계(Digital doorlock)

상태에러 상태 - 비밀번호 입력 3회 이상 오류시Verilog 코드module doorlock3(clk, rst, start_stop_key, lock_key, master_key

리포트 | 21페이지 | 2,000원 | 등록일 2010.07.15

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Minterm 값 출력 및 Parity bit를 통한 에러 검출

이 될 것이다.▶ verilog codemodule Minterm(X,M);input [2:0]X;output [7:0]M;wire [2:0]A;not (A[0],X[0]);not ... 화된 조합으로 1을 output으로 내보낸다.□ Parity Generator- 데이터를 송?수신 할 때 에러를 검출할수 있는 코드로, 짝수 패리티와 홀수 패리티를 가지고 있다.- 에러 ... 가 짝수가 되도록 추가된 bit- 데이터에서 “`1”의 개수가 홀수개 이면 Prity값은 1을 갖고, 짝수개 이면 Parity값은 0을 갖는다.- verilog codemodule

리포트 | 4페이지 | 1,000원 | 등록일 2009.05.07

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자판기(자동판매기) verilog

도)..........................................................................163.6 자판기 회로 Verilog HDL 코드 ... 로(블록도)3.6 자판기 회로 Verilog HDL 코드module Vending_Machine (Clock, Cancel, Selectbit, In, Change, Control

리포트 | 26페이지 | 10,000원 | 등록일 2009.12.26 | 수정일 2020.08.28

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Multi Cycle MIPS 프로세서 설계

부터 50까지의 숫자의 합으로써 16진수로된 mips code는 다음의 어셈블리어 코드를 변환하여 만들어졌다.000: addi $1, $zero, 0x0032; // 1레지스터 ... - FPGA 환경에서의 디지털 로직 설계 개념 이해 및 설계된 로직의 합성 과 검증 과정 확인- 범용 32 비트 RISC Machine에 대한 이해2. Verilog 소스 코드/*----- ... ;// ALU control (OP code) //output [3:0] alu_op;reg [3:0] alu_op;// (Mux0) write register select

리포트 | 32페이지 | 3,000원 | 등록일 2006.10.29

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Shitf Register 설계

여러 가지 상황에 맞게 coding 되었는지 보기 위해서 모든 경우에 대하여 해봄 .시간 따른 출력신호 및 이유TimeReasonOutput2nsreset=1 (reset ... )parallel load1) Main module Verilog HDL Source// module선언// 입, 출력포트 선언// 뒤에서 always 사용으로 인한 output

리포트 | 3페이지 | 1,000원 | 등록일 2008.09.03

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디지털 논리 실험, 산술 논리 회로 실험 예비 보고서

Logical Shift Right1111Reserved표 2. 동작 제어 신호에 따른 연산Ⅲ. Verilog HDL 코드 분석// 모듈 설정.module ALU(en, ctrl_s, in ... ;endcaseendmoduleⅣ. 예비보고사항(1) ALU를 Behavioral Model로 Verilog HDL을 사용하여 구현하시오.- 표 2의 제어신호에 따른 연산을 참조하여 그림 11-3에 있 ... 는 코드 예제에 제어 신호에 따른 연산을 추가하였다. 제어 신호에 따라 12가지의 서로 다른 연산을 수행하도록 하였다. 결과는 앞의 Ⅲ. 코드 분석에 나타나 있다.(2) ALU

리포트 | 5페이지 | 1,500원 | 등록일 2009.07.18

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