"verilog코드"의 검색결과 입니다.

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verilog 엘리베이터 verilog 게임 FPGA verilog verilog 시계 FPGA adder

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"verilog코드" 검색결과 481-500 / 575건

전전컴설계실험2-10주차 결과

에 Veliog 코드를 이용하여 4-bit up/Down counter With 7Segment 를 설계한다..2. 4-bit up/Down counter With 7Segment ... 에서 해당하는 소리를 냄1. Xilinx ISE S/W 의 Project에 Veliog 코드를 이용하여 7Segment With Piezo 를 설계한다..2. 7Segment With ... 의 버튼에 도레미파솔라시도의 음계를 인가버튼을 눌렀을 때 7 segment에 숫자가 표시되면서 Piezo에서 해당하는 소리를 냄7Segment With Piezo Verilog

리포트 | 21페이지 | 1,500원 | 등록일 2014.03.28 | 수정일 2014.04.15

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전자전기컴퓨터설계실험2(전전설2)4주차결과

)Xilinx 프로그램으로 HDL 중 하나인 verilog를 사용하여 가산기 구현의 응용인 감산기를 구현하고 또한 비교기를 구현한다.2. 배경 지식(Essential ... 기 짜놓은 HDL을 불러와 본 코드에 이용하는 것을 말한다. 모듈 인스턴스에는 순서와 이름에 의한 매핑이 존재한다.바. XOR를 이용한 진리표- A ^ 0 = AA0결과값

리포트 | 19페이지 | 1,500원 | 등록일 2016.01.14 | 수정일 2017.02.10

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디지털 논리 실험, Half adder와 Full adder 실험 예비 보고서

X, Y;output S, COUT;assign S = X ^ Y;assign COUT = X & Y;endmodule반가산기는 비교적 간단한 verilog코드로 이루어진다 ... COUT = (X & Y) | (X & CIN) | (Y & CIN);endmodule전가산기는 비교적 간단하지만 반가산기보다는 복잡한 verilog코드로 이루어진다. 3개의 입력 단자 ... 4 ^ B4 ^ C3;assign C4 = (A4 & B4) + (A4 & C3) + (B4 & C3);endmodule위의 코드는 4-bit adder를 verilog 코드

리포트 | 5페이지 | 1,500원 | 등록일 2009.07.18

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32비트 ALU Verilog설계

ALU결과 보고서1.실습목표CPU에서 산술 연산 논리장치인 ALU(Arithmetic Logic Unit)을 설계하고 검증한다.2.이론ALU(산술 논리장치)는 두 숫자의 산술연산(덧셈 뺄셈 등등)과 논리연산 (AND OR XOR)등을 계산하는 디지털 회로이다.opcod..

리포트 | 34페이지 | 1,500원 | 등록일 2010.12.21

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IMPLEMENTATION TECHNOLOGY

CHAPTER3. IMPLEMENTATION TECHNOLOGYCMOS (Complementary MOSFET arrangement, 상보 대칭 MOSFET 배열): CMOS 회로 구성이 상대적으로 높은 입력 임피던스, 빠른 스위칭 속도, 그리고 낮은 작동전력 수준과 ..

리포트 | 5페이지 | 2,000원 | 등록일 2009.06.05

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Velilog이용해서 ALU설계.(쿼터스툴에서)

에 할당d code에 같이 기록했습니다.(기존의 코드와 합쳤기 때문에 새로운 코드만 빼내서 정의하기에는 좀 어색한 감이 있어서입니다.)추가된 Operation의 기능(Block ... .Quartus II 설계 툴의 개념 및 사용 방법의 이해간단한 ALU (Arithmetic and Logic Unit)의 설계를 예제로 Verilog를 이용한 설계 방법에 대한 이해 및 ... 의 새로운 ALU로 재설계Learning Objectives Quartus II 설계 툴의 개념 및 사용 방법간단한 ALU 설계를 통해서 Verilog를 이용한 설계 방법시뮬레이션을 통한

리포트 | 17페이지 | 1,500원 | 등록일 2008.04.09

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연세대 전기전자 기초실험 프로젝트 - 4층 엘리베이터 컨트롤러 설계(Verilog 설계)

에는 FSM 상태천이표와 상태도, 엘리베이터 컨트롤러 verilog code, 그리고 그에 따른 주석을 첨부하였다.▶▶ 예비보고서 내용① 엘리베이터 컨트롤러를 동작하기 위해 필요 ... 로 엘리베이터 컨트롤러를 coding하고 kit에서 제대로 동작하는지 확인해 보았다. 이 프로젝트 보고서는 교재에 제시된 예비보고서와 결과보고서에 있는 문항에 기초하여 작성하였고 뒤 ... 를 디자인하기 위해 동작 조합이나 기타 요소들에 대해 조사하고 실생활에 이용되는 엘리베이터의 여러 가지 동작 원리를 알아보았다. 그 후에 주어진 설계 조건에 따라 verilog

리포트 | 15페이지 | 3,000원 | 등록일 2007.12.30

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DMAC 프로젝트

Access Controller▶ 과제 목표Verilog를 이용하여 Direct Memory Access Controller를 design하여 그 설계 과정이나 검증 과정을 통하 ... 는데, 시간이 넉넉하지 않아 나머지 시간에는 모두 검증하는데 일정을 잡고 또 그렇게 실행하였다.ram전체적인 ram의 구조는 수업시간이나 실습시간에 코드가 거의 다 주어져서 구현하는데

리포트 | 25페이지 | 3,900원 | 등록일 2014.04.15 | 수정일 2015.11.17

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디지털 논리회로 실험, 부울법칙 및 드모르간, 글리치, 해저드, half/full adder 실험 예비 보고서

00000100010010110110010011101001110111113. Verilog HDL 분석1) 부울 대수 Verilog 코드// 설계 모듈과 포트 연결module BOOL_LAW(A, B, C, D ... =T1|T2;endmodule4. 예비보고1) 드모르간의 정리를 Verilog 코드로 작성하시오.ⅰ. 드모르간 정리 Verilog 코드module DL(A, B, D1_1, D1_2 ... 1. 실험목표① 부울 법칙에 대해 이해한다.② 드모르간의 정리에 대해 이해한다.③ 부울법칙과 드모르간의 정리를 Verilog를 이용해 시뮬레이션 한다.④ 글리치와 해저드의 개념

리포트 | 5페이지 | 1,500원 | 등록일 2009.07.18

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실험 18 타이머 만들기

2011-2 Digital Circuit Experiments실험 18. Verilog HDL를 이용한 TIMER결과보고서제출일2011. 12. 1전공전자공학조5조학번(탑 모듈 ... 으로 1을 출력한다실험책의 코드에 대해 오류가 많아, 생각보다 코딩이 오래 걸렸고, 제대로된 결과값을 얻기가 어려워 애를 먹었다. 조교님의 도움으로 인해 제대로 된 코드를 이용하여 잘못 ... 된 부분을 수정하여 프로그래밍이 원활하게 돌아가는 것을 확인하였다. 코드를 하면서 매번 느끼는거지만, 생각보다 간단한 프로그램도 코드로는 굉장히 복잡하다는 생각을 했다. 작은 부분

리포트 | 5페이지 | 3,000원 | 등록일 2012.01.26

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디지털 시스템 설계 - UART 를 이용한 FPGA의 LCD 구동

tart 신호를 주어 전송을 시작 시킬 것이다. 그렇게 하면 우리가 설계한 code에서는 data_out으로 우리가 초기화 시킨 신호 곧 생년월일과 이름이 나올 것이며 그 밖 ... 에서 수신 단 UART로 보내지는 것이며 이름과 생년에 해당하는 아스키 코드를 전송한다. 이렇게 전송된 데이터는 수신 단에서 다시 8bits parallel data c ... 코드로 메모리를 초기화 하는 것으로 각 생년과 이름을 의미한다 그리고 그 이후는 모두 0으로 채워져 있다. 이는 아스키 코드로 NULL을 의미한다. 이 또한 제대로 동작함을 검증

리포트 | 13페이지 | 3,000원 | 등록일 2009.09.01

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디지털 논리회로 실험, 부울법칙 및 드모르간, 글리치, 해저드, half/full adder 실험 결과 보고서

그림Ⅰ 결과분석 및 고찰4단원의 실험에서는 부울 법칙과 드모르간 정리가 성립함을 관찰하였다. 이를 위해서 먼저 verilog 코드를 작성하고 시뮬레이션을 실행하여 결과 그래프를 얻 ... 위한 Verilog 코드를 이용해 동작을 검증하시오.§ 드모르간의 정리 :DEMO_test.vmodule DE_LAW(A, B, DEMO_R1, DEMO_R2, DEMO_R3 ... *************01111000111100100111100101111111011111111111111. Hazard 발생 실험2. Hazard 제거한 실험3. Dynamic Hazard 발생 회로 그림, 코드, 회로

리포트 | 3페이지 | 1,000원 | 등록일 2009.07.18

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연세대학교 전기전자 기초실험 09년도 A+ 레포트 결과 11

can modify the verilog HDL code by next.Code 5. verilog HDL for Traffic light controller with ... according to the state transition tableCode 1. verilog HDL for Fig 11-3.module figure11_3(clk, in ... REDS2Highway REDFarm REDS3Highway REDFarm GREENS4Highway REDFarm YELLOWG→Y→RR→G→YCode 4. verilog HDL

리포트 | 14페이지 | 1,000원 | 등록일 2009.12.17

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Verilog 및 Quartus II를 이용한 논리회로 설계 실습 2-예비,결과 보고서

실험2 예비보고서① Verilog의 Module instantiation에 대하여 설명하시오.-> Windows는 메모리의 효율적인 사용을 위하여 프로그램의 수와는 관계없이 코드 ... 영역은 하나만 생성한다. 이러한 부분들을 각각 코드영역과 데이터를 보관하는 데이터영역으로 부른다. 메모리상에 할당된 객체를 instance라 하며, Verilog와 같은 프로그램 ... 에서는 코드 영역에 대한 Module instantiation을 구분하고 있다. module은 여러 가지 객체를 만들 수 있게 한다. 이러한 module은 하나의 객체가 될 수 있

리포트 | 9페이지 | 1,000원 | 등록일 2009.01.25

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[공학]플립플롭과 카운터 설계 실험-결과보고서

▶▶ 결과보고서6. 실험 결과 및 분석① D - 플립플롭 설계 및 검증< verilog code > < Time- delay >< Waveform > < 사진 >D FF에 대한 ... 플립플롭 설계 및 검증< verilog code > < Time- delay >< Waveform > < 사진 >JK는 (0.0)일때 HOLD, (0,1) 일때 Reset, (1 ... < Time Delay >< verilog code > < 사진 >< Waveform >JK MS는 JK FF를 두 개 새용한 것이다. 따라서 JK FF과 똑같은 진리표를 갖게 된다

리포트 | 6페이지 | 1,000원 | 등록일 2006.12.07

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연세대 전기전자 기초실험 09년도 레포트 결과 8 Basic Logic Circuit Design

multiplexer verilog HDL code.module MUX_4_TO_1 (I0,I1,I2,I3,Y,S);inputI0,I1,I2,I3;input[1:0]S ... assign input/output pins to FPGA, its arrangement was different to our code. So we changed ... 2x1 mux.4x1 mux code was in the textbook and we could make 2x1 mux by application this. Next is 8x1

리포트 | 5페이지 | 1,000원 | 등록일 2009.12.17

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[디지털 설계 언어] [쿼터스 / Verilog 설계] 2x4 Decoder / 4x1 MUX Behavioral Modeling / D flip-flop

1. 2x4 Decoder① Dataflow Modeling코드컴파일 화면컴파일 후 Warning문장을 포함한 Message 화면총 4가지의 Warning문장이 나오는데 첫 번 ... 으로 추측된다. 3번째는 출력 핀이 커패시턴스를 할당하지 않았다는 경고문,4번째는 핀들이 사용하지 않는 설정이 되지 않았다는 경고문이었다.② Gate-level Modeling코드 ... 이 커패시턴스를 할당하지 않았다는 것 등의 경고문들이 있었다.2. 4x1 MUX Behavioral Modeling코드시뮬레이션 결과4x1 MUX(Multiplexer 또는 데이터 선택기

리포트 | 6페이지 | 1,000원 | 등록일 2014.08.11 | 수정일 2016.06.13

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디지털공학 Verilog 프로젝트

MAIN SUBJECT Testbench code CONCLUSION Main code I N D E XINTRODUCTION Part. 1 프로젝트 개요 프로젝트 이론1 ... . 프로젝트 이론 (FSM) 순차적인 디지털 회로의 상태 변화를 나타내는 방법THE MAIN SUBJECT Part. 2 Main code Test-bench code Time ... ; reg [2:0] next_state ; 1.Main code(intro part)//-------------------------------------------------

리포트 | 17페이지 | 3,000원 | 등록일 2008.06.18 | 수정일 2021.12.21

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디지털 논리 실험, 기본 논리 게이트 예비 보고서

’을 ‘1’로 변환시킨다.3. verilog HDL 코드분석‘timescale 1ns/1ps // 테스트 시간 척도(참조시간단위)/(정밀 ... )의 동작 방법을 확인하고, 각 소자를 verilog HDL로 구현하여 검증한다.② 기본적인 논리 게이트를 이용한 간단한 회로의 구성을 이해한다.③ 지연시간의 개념을 이해한다.2

리포트 | 3페이지 | 1,000원 | 등록일 2009.07.18

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[전기전자기초실험] 연산 회로 설계 실험 결과보고서

학 과학 년학 번분 반실험조성 명전기전자공학2학년전기전자공학2학년6) 실험과정 및 결과측정4비트 덧셈기/뺄셈기 verilog HDL 코드4비트 덧셈기/뺄셈기 Timing ... 비트 ALU verilog HDL 코드4비트 ALU Timing Analyzer- 4비트 ALU의 결과(논리연산)동작 제어 신호A=0101 / B=1010A=1110 / B ... 의 Timing Analyzer의 결과값을 토대로 입력에 따른 출력이 나오기까지의 지연값에 대하여 조사16비트 ALU verilog HDL 코드16비트 ALU Timing

리포트 | 8페이지 | 1,000원 | 등록일 2009.07.29

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