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연세대 전기전자 기초실험 10. 플립플롭과 카운터 설계 실험 (예비보고서)

*석*
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최초 등록일
2007.12.30
최종 저작일
2007.11
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소개글

연세대학교 전기전자 기초실험 10. 플립플롭과 카운터 설계 실험 예비보고서 입니다.

목차

1. 목적
2. 개요

본문내용

1. 목적
다양한 종류의 플립플롭에 대한 동작원리를 이해하고, 이를 바탕으로 카운터를 설계하여 검증한다.

2. 개요
① 플립플롭의 동작원리 이해
② 플립플롭을 이용한 쉬프트 레지스터의 동작원리 이해
③ 다양한 종류의 카운터 동작원리 이해
④ 플립플롭 및 카운터에 대한 verilog 시뮬레이션 수행

① Master/Slave J-K 플립플롭을 verilog HDL 코드로 표현하시오.
Master/Slave J-K 플립플롭에 대한 verilog HDL 코드는 다음과 같다.

② Parallel Shift Register에 대해서 조사하시오.
레지스터에 어떤 값을 저장할 때 왼쪽 그림과 같이 레지스터를 구성하는 모든 플립플롭들의 클럭단자가 공통으로 연결되어 있어서 각 플립플롭이 각자의 입력값을 동시에 받아들여 저장하는 경우 병렬로 로드(Parallel load)한다고 말한다. 병렬 로드 레지스터는 고속 전송이 가능하지만 각 비트를 동시에 전달할 수 있는 n개의 회선이 연결되어 있어야 한다. 일반적으로 중앙 처리 장치 내에서는 일정한 회선수의 회선을 연결하여 레지스터 전체의 비트가 병렬로 이동되도록 한다.
그림에서 보여지는 4비트 레지스터는 무조건 클럭의 상승모서리 시점마다 입력되는 값을 받아들여 값을 받아들여 에 저장하게 된다.

참고 자료

없음
*석*
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