"verilog코드"의 검색결과 입니다.

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"verilog코드" 검색결과 441-460 / 575건

전전컴설계실험2-11주차 예비

LabXilinx에서 Verilog Code를 이용하여 설계한 결과를 HB-Comb2를 이용하여 실험 결과를 확인할 수 있었다. 이제까지 실험의 Output은 LED와 7Segment ... Flag(BF) 및 어드레스 카운터의 내용을 read 한다. LCD 모듈이 각 제어 코드를 실행하는데 설정된 시간이 필요하므로 FPGA가 BF를 읽어 1일 경우에는 기다리고 0일 경우 ... 에는 다음 제어 코드를 보내는 방법을 사용하면 보다 효율적인 처리가 가능하다.-Data Writing to CG or DDRAM : CG-RAM 또는 DDRAM에 데이터를 쓰는 동작

리포트 | 15페이지 | 1,500원 | 등록일 2014.03.28 | 수정일 2014.04.15

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Nand 연산을 이용한 Xor 게이트 구현과 간단한 Adder 구현

로 넣어주게 되면 output 값은 1의 값을 신호로 얻을 수 있다.▶ Verilog code 및 시뮬레이션 결과module GATE(A,B,C);// 함수 선언input A,B ... 는 and연산을 하여 신호를 내보낸다.즉, C = X ? Y▶ Verilog code 및 시뮬레이션 결과module ADDER(X,Y,C,S);// 함수선언input X,Y ... + B?C + C?A▶ Verilog code 및 시뮬레이션 결과module FADDER(S,C0,C1,X,Y);//함수선언input C0,X,Y;//input 설정output

리포트 | 5페이지 | 1,000원 | 등록일 2009.05.07

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arithmetic circuit design(예비)

Logic Unit) verilog code capable of 4-bit logic and arithmetic calculation. Then verify this with s ... .④ verilog HDL code of 4-bit adder / subtracter(2) 4-bit ALU① Logic operationThere are 16 cases of ... ubtracter with verilog simulation and FPGA Kit. Based on what we've learned before, make ALU(Arithmetic

리포트 | 11페이지 | 1,000원 | 등록일 2011.07.09

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결과보고서-Exp9.Inverse DCT Hardware Module Design.hwp

Codetest bench 포함해서 다음과 같이 총 5개의 verilog code file 이 있다.1. IDCT_1D.v2. IDCT_2D.v3. Transpose_matrix.v4. tb ... defined by current state 을 확인해보면 된다.예를 한번 들어보자.다음의 verilog 코드를 살펴보도록 하자.왼쪽의 코드는 output이 state ... 다.verilog에서 사용되는 data type은 nets, register, 그리고 parameter가 있다. 간단히 정의하자면, nets은 device의 물리적인 연결

리포트 | 12페이지 | 2,000원 | 등록일 2010.10.09

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[Flowrian] Mealy & Moore 타입 Level-to-Pulse 변환기의 Verilog 설계 및 시뮬레이션 검증

된 Verilog 소스를 공개하였으며, 테스트벤치로 검증 파형을 정의하여 시뮬레이션으로 검증하였다. 시뮬레이션 검증파형으로 정상 동작을 검증하였다.CAD 툴은 (주)시스템 센트로이드의 Flowrian으로 Verilog 코드를 설계하고 시뮬레이션 검증 하였다.

리포트 | 18페이지 | 2,000원 | 등록일 2011.09.06 | 수정일 2014.08.19

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FPGA VHDL up & down counter (업다운카운터)

기초 FPGA 실험 Report응용컴퓨터공학과32072198정성훈2013.06.07▶ 프로젝트 내용⇒ 0~15 사이의 숫자를 세면서 16진수와 2진수로 동시에 변환해주는 4Bit Up & Down Counter입 력SW_1 = 숫자가 1씩 증가SW_2 = 숫자가 1씩 ..

리포트 | 3페이지 | 1,000원 | 등록일 2013.06.23

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finite state machine design(예비)

2. Theory(1) Finite State Machine FSM is a circuit that has finite states and changes states sequentially. FSM has two basic models, Mealy model and ..

리포트 | 9페이지 | 1,000원 | 등록일 2011.07.09

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디지털 시계 설계 발표자료

칩을 사용한 SoC설계및 검증 도구인 Huins사 SoC Master에 알맞은 시계를 verilog코드 작성에서부터 실제 구현까지 직접해봄으로서 SoC 설계 과정에 대해 전반적인 ... 이해를 할 수 있을것이다.*2. 설계 계획소스코드 작성 회로구성 BFM검증(rtl,Timing) Full stripe검증(rtl,Timing) 작동점검*3. 설계 과정모듈6진

리포트 | 15페이지 | 1,000원 | 등록일 2012.05.29

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Application-Design-Ⅱ-Text-LCD Control

을 반복한다.Text LCD 제어DDRAM Address표시될 각 문자의 ASCII 코드 데이터가 저장되어 있는 메모리모두 80개의 번지가 있는데, 화면의 각 행과 열의 위치 ... Initialize Chain을 선택한다.FPGA에 프로그래밍할 파일 선택하고 칩의 오른쪽 버튼을 눌러 장치로 확인한다.회로의 성질 및 특징Input Switch설계 지시사항Verilog

리포트 | 27페이지 | 3,000원 | 등록일 2016.04.06 | 수정일 2017.03.08

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DECODER

library declaration if instantiating---- any Xilinx primitives in this code.--library UNISIM;--use ... om/SEARCH/ART/FPGA.HTM" FPGA 에디션 2.0'Xilinx ISE Webpack의 기능▶ VHDL 코드 합성Xilinx ISE는 유저가 코딩한 VHDL ... 이나 Verilog 또는 SCH를 Netlist로 만드는 과정을 수행하도록 지원한다. ISE는 기본적으로 XST라는 자체 합성툴을 사용하지만 조건에 따라서는 외부 합성툴을 사용하기도 하며 그

리포트 | 9페이지 | 1,000원 | 등록일 2010.03.26

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VHDL코드를 이용한 해밍코드decoder, 오류검출및 정정

2. Hamming code decoder 의 VHDL 코드 작성describe its input output signalsInput: 7 bits Output: 4 ... flip (Hamming_code(6) flip)코드에서는 7비트의 입력 값을 haming code(6), haming code(5),….. haming code(1 ... 으로 들어갈 haming_code 7비트와 출력으로 나오게 될 4비트의 bcd코드를 정의 하였다.port ( haming_code : in std_logic_vector (6 down

리포트 | 17페이지 | 2,500원 | 등록일 2008.09.20

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Verilog 및 Quartus II를 이용한 논리회로 설계 실습 3-예비,결과 보고서

알아볼 수 없을 것으로 예상하여 gate-level형식으로 verilog coding하여 설계했다. verilog로 설계한 것을 waveform으로 시뮬레이션한 결과 진리표와 같 ... diagram-> 이 logic diagram은 5번에서 얻은 BCD code 9의 보수를 이용한 7-segment decoder의 verilog 설계를 Quartus II의 RTL ... 에 대한 9의 보수의 BCD codeii. 입력 code가 유효하지 않은 BCD code인 경우에는 1111을 출력하고, Error 신호의 값을 1로 출력한다. (즉 유효한 BCD

리포트 | 8페이지 | 1,000원 | 등록일 2009.01.25

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ARITHMETIC AND LOGIC UNIT DESIGN

ARITHMETIC AND LOGIC UNIT DESIGNLAB 5 :1bit full adder///Source Codemodule oneibt(a,b,cin,s,cout);input a,b,cin;output s,cout;wire r1,r4,r3;xor (s,r1,..

리포트 | 12페이지 | 1,000원 | 등록일 2012.02.11

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판매자 표지

삼성전자 합격 자소서+2016하반기 삼성전자 면접+삼성고용디딤돌

. 조는 3인1조로 구성하게 했고 편성하는 방법은 자율이었습니다. 하지만 저는 성적을 잘 받기 위해 평소 마음이 맞는 사람보다 수업 때 Verilog HDL언어를 잘하는 사람을 위주 ... 의 코드를 이해하는데 너무 많은 시간이 걸렸습니다. 여기서 저는 개개인의 실력보다 다 같이 협력하는 게 얼마나 중요한지를 깨달았습니다,모든 일을 함에 있어 자만하거나 잘난 체 하지 ... SOC lab에 들어가 설계과목을 수강하며 다양한 회로를 반도체 칩 위에 구현해 보았습니다. 3학년 2학기에는 반도체 공학 및 제조 실습 과목을 수강하며 Verilog 언어를 통해습니다.

자기소개서 | 7페이지 | 3,000원 | 등록일 2016.11.20 | 수정일 2016.11.25

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Verilog HDL 테스트 벤치 템플릿 생성 프로그램

/* 소스이름:Verilog 설계파일에 따른 테스트벤치 템플릿을 만드는프로그램 실행 파일소스만든날짜:2012.11.22저자: 탁형옥입력: 최상위탑모듈베릴로그소스코드출력: 최상위탑 ... 모듈을DUT로갖는디폴트테스트벤치베릴로그소스코드논리설명: 사용자가 완성하여설계한 설계파일에대해서 디폴트 테스트벤치 템플릿 베릴로그소스를자동으로생성하여만들어준다.이를하기위해서베릴로그

리포트 | 2,000원 | 등록일 2012.11.27

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Verilog HDL로 짠 NRZ-to-Manchester 분석

Manchester Coding - chapter 6 >1. Mealy type1) Verilog code`timescale 1ns / 1psmodule nrz_2_manchester ... 는 Verilog HDL code로 구성하였고, 이를 test하기 위해 test bench를 구성해 확인 할 수 있었다. 맨 처음 나타낸 timing graph 와 비교를 해보면 0과 1 ... 된 조합회로에 의해 output이 결정됨을 알 수 있다.위와 같이 구성된 Verilog HDL code를 다시 한 번 검증하기 위해 책에 나와 있는 예제를 통해 비교 code

리포트 | 19페이지 | 3,000원 | 등록일 2009.04.28

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Chapter 8(pre)

. decoder and encoderDiscrete data is expressed as binary code in digital system. n-bit binary code can ... to create binary code matching its input. T/F table for this circuit is shown in table 8-2.table 8-2 ... describes the behavior of this circuit in verilog HDL based on 4×1 multiplexer, 1×4 demultiplexer T

리포트 | 14페이지 | 1,000원 | 등록일 2011.04.04

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8비트 가산기 디지털회로실험 예비보고서

디지털회로실험 사전보고서-Lesson 8 8비트 가산기□ 시뮬레이션7-세그먼트 시뮬레이션Verilog HDL 코드시뮬레이션 결과입력값출력값숫자4(D)3(C)2(B)1(A ... 7-세그먼트 디코더 datasheet지난 실험에서 7-세그먼트 디코더 회로를 쿼터스2 프로그램을 이용해 논리도를 그려 구성했다. 이번에는 verilog HDL 코드를 이용해 8비트 ... 한 결과로 출력되는 것을 알 수 있다.□ 결론 및 토의이번실험은 디코더 회로를 가지고 10가지의 서로다른 숫자모양을 출력하는 7-세그먼트의 출력을 verilog HDL코드로 확인

리포트 | 4페이지 | 1,000원 | 등록일 2010.05.23

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디지털 논리회로 Verilog HDL 을 이용하여 RLC 주사위 게임 (RLC DICE GAME) 설계

Game을 xilinx 의 ISE프로그램을 통하여 설계해본다. 게임기의 설계 사양과 옵션 사항 들을 Verilog HDL을 이용하여 코딩해보고 결과를 Modelsim 프로그램 ... 하고 turn이 넘어간다. 이를 반복한다.초기 칩의 개수는 코드 상에서 얼마든지 바꿀 수 있다. 그러나 각 플레이어의 max chip 개수는 15개 이므로 이를 고려하여 수정해야한다

리포트 | 25페이지 | 3,500원 | 등록일 2014.03.15

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전전컴실험Ⅱ 06반 제04주 Lab#03 [Verilog HDL] 결과보고서

이 끝나면, 시스템의 최적화 설계는 실제적으로 구현하는 게이트 수준이나 데이터 플로우 수준 모델링에서 고려한다. 행위 수준 모델링의 Verilog구조는 C프로그래밍 언어와 많은 면 ... Verilog로 소스를 작성하는 과정에서 실수가 있었을 것이다. 그러므로 결과 값이 원하는 대로 나오지 않는다면 소스를 다시 확인해야 한다.그리고 이번 실험을 할 때 vetor ... 를 사용하면, 코드를 훨씬 쉽게 짤 수 있다는 것을 알았다. 처음에는 잘 사용할지 몰라 dataflow로도 해보고, 이것저것 다 해보았다. 막상 벡터의 사용법을 알고 다른 것보다 훨씬

리포트 | 15페이지 | 1,500원 | 등록일 2013.09.09 | 수정일 2013.09.15

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