[전기전자기초실험] 연산 회로 설계 실험 결과보고서

소개글

연세대학교 전기전자공학부 전기전자기초실험 보고서입니다.
A0 획득한 보고서에요~ 많이 이용해 주세요ㅋ

목차

6) 실험과정 및 결과측정
① 자리 올림 예견법(carry look ahead)의 장단점 조사, 회로와 비교
② 4비트 덧셈기/뺄셈기의 최대 지연 경로를 찾아서 이것을 클록에 의해서 동작시켰을 때의 가능한 최대 동작 주파수 계산
③ 32비트의 덧셈기를 구현할 경우 가장 빠른 동작 속도를 나타내는 덧셈기 찾기
④ MAX+PLUSⅡ>Floorplan Editor를 통해서 FPGA의 I/O에 설계된 칩의 I/O를 할당하여 다시 컴파일 했을 때 에러 발생 이유
⑤ MAX+PLUSⅡ>Time Analyzer를 통해서 입력에 따른 출력이 생성되기까지의 지연값이 생기는 이유 조사, 클록을 이용한 동기 회로를 구성할 시 최대 가능한 클록 주파수를 찾고 그 이유 설명
⑥ 4비트 ALU 4개를 사용하여 16비트 ALU를 구성, 4비트 ALU의 Timing Analyzer의 결과값을 토대로 입력에 따른 출력이 나오기까지의 지연값에 대하여 조사

본문내용

① 자리 올림 예견법(carry look ahead)의 장단점 조사, 회로와 비교
- 장점
․캐리의 전파 시간을 단축시킬 수 있다. 캐리 예측 가산기에서 중요한 신호는 캐리 생성 신호()와 캐리 전달 신호()이다. 2개의 새로운 2진식 변수를 , 라 정의하면 출력의 합과 캐리는 , 로 표시할 수 있다. 는 캐리 생성(carry generate)이라 하며, 두 입력 오퍼랜드 와 가 모두 1일 때는 입력 캐리 와 관계없이 출력 캐리를 만든다. 는 캐리 전파(carry propagate)라고 하는데, 에서 로의 캐리의 전파와 관련된 항이기 때문이다. 식 는 재귀 함수의 형태로 되어 있기 때문에 이를 계속해서 적용하면 모든 캐리를 동시에 계산할 수 있다. 캐리 예측 가산기에서는 입력 오퍼랜드가 결정되면 입력에 의해 결정된 , 를 이용하여 모든 캐리를 동시에 계산할 수 있다.
- 단점
․입력 오퍼랜드의 비트 수가 커질 경우에는 하나의 신호가 사용되는 로직이 많아지거나 캐리를 계산하기 위한 로직이 복잡해지므로 많은 수의 비트에는 적용되지 않는다. 예를 들어서 16비트 가산기를 모두 캐리 예측 로직을 이용할 경우에는 는 16개의 로직에 사용되며, 와 같은 아주 복잡한 로직을 구현해야 한다. 그러므로 일반적으로는 4비트 정도의 단위로 캐리 예측 로직을 사용하며 4비트 단위로는 다른 가산기 형태를 구현하게 된다. 따라서 위의 회로(4비트 ALU)와 비교해 보았을 때 캐리 예측 가산기는 더 빠른 가산을 지원하나 입력 값이 점점 커질 경우에는 로직이 복잡해져 구현하기 어렵다.

② 4비트 덧셈기/뺄셈기의 최대 지연 경로를 찾아서 이것을 클록에 의해서 동작시켰을 때의 가능한 최대 동작 주파수 계산
- 동작 주파수라는 것은 입력 신호에 들어가고 나서 출력 신호가 나오기 까지 걸리는 시간에 대한 주파수를 의미한다. 따라서 시간이 만약 T라면 동작 주파수는 1/T 이 된다. 최대 경로 지연에 대한 주파수가 곧 최대 동작 주파수를 의미하므로 최대 경로 지연을 찾기 위해 먼저 Timing analysis를 한다. and, or, mux등 에서 걸리는 최대 지연 시간을 각각 구한후 결과를 더한것이 곧 최대 지연 시간이 되고 이것을 역수 취한 것이 곧 최대 동작 주파수가 된다. 계산해보면 최대 지연 시간은 170.3㎱가 되고 최대 동작 주파수는 5.872㎒가 된다.

참고 자료

없음