"verilog코드"의 검색결과 입니다.

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"verilog코드" 검색결과 361-380 / 575건

중간실기고사

equential logic5. moore and mealy machine for controller이상의 내용입니다.코드 내용은 되도록 간결하게 설계될 수 있는 내용을 출제하겠습니다.2번 ... .2-1번입니다.소스코드`timescale 1ns / 1ps ... Device:// Tool versions:// Description://// Verilog Test Fixture created by ISE for module: ads_4

리포트 | 9페이지 | 2,000원 | 등록일 2012.04.20

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디지털시스템 설계 MealyMachine 및 ALU Verilog 구현 및 테스트벤치

리포트과목 :학과 :학번 :Prob. 1) Verilog coding and simulation for 4-bits ALU(a) Draw a detailed circuit ... overflow detection.(b) Write Verilog code, compile, simulate and produce a timing diagram (waveform ... imulation result with hand calculation and describe it for verification.Attach Verilog code and s

리포트 | 9페이지 | 2,000원 | 등록일 2012.11.14

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전전컴설계실험2-11주차 결과

를 설계 할 때 HBE-Combo2 장치의 TEXT-LCD의 기능 중에서 Shift 기능이 있기 때문에 따로 Shift하는 code를 설계하지 않고 TEXT-LCD의 제어명령어 중 ... LabLCD TEXT의 상태를 결정하는 Controller를 제어하는 Verilog 코드를 설계하여 장비의 버튼 입력을 통해 TEXT LCD에 여러 가지 기능을 구현할 수 있었다.6.Ref안 ... (Conclusion)참고문헌(References)1.Introduction.(1)Purpose of this LabXilinx에서 Verilog Code를 이용하여 설계한 결과를 HB-Comb

리포트 | 21페이지 | 1,500원 | 등록일 2014.03.28 | 수정일 2014.04.15

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실험5. Decoder & Encoder 예비보고서

: 김경수 김지승실험5. Decoder & Encoder1. 실험 목적디코딩(decoding)과 인코딩(encoding)의 코드변환 동작에 관해 실험하고 그 동작원리를 이해한다.2 ... 이 존재하는 것이다 만약 n개의 입력이 들어오면 2의n승만큼의 출력이 존재한다. 보통 독립형의 집적 IC회로에 쓰이고 VHDL 이나 Verilog같은 하드웨어 언어 수단으로서 복잡 ... 는 기본적으로 디코더와 반대의 기능을 하는 조합 논리회로이다. input에서 10진수 혹은 8진수를 받아 output에서 2진수나 BCD와 같은 코드로 변환해준다. 2n개의 입력

리포트 | 10페이지 | 1,000원 | 등록일 2017.12.07

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시립대 전전설2 [9주차 예비] 레포트

를 ON/OFF하거나(C), 커서를 깜박이게 할 것인지(B)의 여부를 설정 한다.Text VFDDDRAM Address표시될 각 문자의 ASCII 코드 데이터가 저장되어 있는 메모리 ... & address Reading : VFD 모듈이 내부 동작중임을 나타내는 Busy Flag(BF) 및 어드레스 카운터의 내용을 read한다. VFD 모듈이 각 제어 코드를 실행하는데 설정 ... 된 시간이 필요하므로 FPGA가 BF를 읽어 1일 경우에는 기다리고 0일 경우에는 다음 제어 코드를 보내는 방법을 사용하면 보다 효율적인 처리가 가능하다.- Data Writing to

리포트 | 12페이지 | 2,000원 | 등록일 2019.07.29

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A+ 디지털 시스템 실험 Simple Computer – Data Path <10주차 결과보고서>

으로 구성되는데, Register File은 9주차 실험에서 RAM을 설계했던 것을 응용할 수 있었다. Verilog 코드는 다음과 같다.module RegisterFile(CLK

리포트 | 9페이지 | 1,500원 | 등록일 2017.07.05

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Application DesignⅡ Text-LCD Control

Flag(BF) 및 어드레스 카운터의 내용을 read 한다. LCD 모듈이 각 제어 코드를 실행하는데 설정된 시간이 필요하므로 FPGA가 BF를 읽어 1일 경우에는 기다리고 0일 ... 경우에는 다음 제어 코드를 보내는 방법을 사용하면 보다 효율적인 처리가 가능하다.Data Writing to CG or DDRAM : CG-RAM 또는 DDRAM에 데이터를 쓰 ... 의 과정을 반복한다.Text LCD 제어DDRAM Address표시될 각 문자의 ASCII 코드 데이터가 저장되어 있는 메모리모두 80개의 번지가 있는데, 화면의 각 행과 열의 위치

리포트 | 18페이지 | 1,000원 | 등록일 2016.04.06

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INTRODUCTION TO LOGIC CIRCUITS

하여 그려라.sol)(b) Functional simulation을 이용하여임을 증명하라.sol)2.41 (a) 다음에 주어진 식들을 구현하는 그림을 Verilog code를 작성하라.sol)(b) Functional simulation을 이용하여임을 증명하라.sol)

리포트 | 7페이지 | 2,500원 | 등록일 2009.06.05

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실험2 제06주 Lab04 Post Comparator

= 17 (0111)7 (0111)EQ = 13. DiscussionLab 1에서는 1-bit Subtracter를 Gate Primitive Modeling으로 Verilog code ... 을 확인할 수 있었다. Lab 3에서는 1-bit Comparator를 Behavioral Modeling으로 Verilog code를 작성하여 설계하였다. 이어서 Lab 4에서는 1

리포트 | 8페이지 | 1,500원 | 등록일 2014.03.11 | 수정일 2014.03.17

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디지털시스템 verilog 실험 결과보고서의 모든 것,BCDto7Segment, FlipFlop, Counter, RAM, 유한상태머신회로, Dotmatrix, Stopwatch etc

, 4bit_subtractor 순으로 verilog 코드를 짜보고 실행하여 보았다. 전 시간에 구성해본 half_adder를 기본요소로 하여 모두 작성가능하였다. 작성코드 및 ... 7 Segment실험목표1. 4bit binary를 8bit BCD code 로 변환하는 컨버터를 4-to-16 라인 디코더를 이용해 설계한다.2. Binary 입력을 7-s ... Segment 설계 실험을 하였다. 4bit binary를 8bit BCD code 로 변환하는 컨버터를 4-to-16 라인 디코더를 이용해 설계한 후, Binary 입력을 7-s

리포트 | 32페이지 | 3,000원 | 등록일 2012.11.27

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전전컴설계실험2-12주차 예비

Shift를 설계 할 때 HBE-Combo2 장치의 TEXT-LCD의 기능 중에서 Cursor Shift 기능이 있기 때문에 따로 Cursor Shift하는 code를 설계하지 않 ... 에서 Verilog Code를 이용하여 자신의 학번과 이름을 TEXT LCD에 표시하는 방법을 학습하여 다양한 HB-Comb2의 기능을 알아본다. 지난 주에 이어서 TEXT LCD ... 카운터의 내용을 read 한다. LCD 모듈이 각 제어 코드를 실행하는데 설정된 시간이 필요하므로 FPGA가 BF를 읽어 1일 경우에는 기다리고 0일 경우에는 다음 제어 코드를 보내

리포트 | 13페이지 | 1,500원 | 등록일 2014.03.28 | 수정일 2014.04.15

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디지털 시스템 실험, Verilog 코딩, Adder/Subtractor/Multiplier/Divider, Binary to BCD 설계, FPGA보드 결과 포함

Add/Subtractor를 설계하고, Multiplier / Divider를 설계한다.실험결과1. Half Adder 코드를 작성하였다.2. Half Adder코드를 이용 ... /Subtractor를 구현하고 FPGA 보드에연결하여 올바르게 작동하는지 확인하였다.6. Binary to BCD코드를 모델심에서 시뮬레이션을 돌려보았다.Pin Planner ... exclusive or 게이트 하나와 and gate 하나를 이용하여 Coding이 가능하다. 그리고 Full Adder는 처음에 예비보고서에 Verilog에 배열을 이용하여 4'b

리포트 | 5페이지 | 2,500원 | 등록일 2015.12.05 | 수정일 2018.05.23

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전전컴설계실험2-5주차결과

-5주차 Post Lab#03-[Verilog_HDL]학과전자전기컴퓨터공학부학번2009440138이름정필웅담당교수문용삼 교수님담당조교김민혁 조교님수업날짜2013.9.30-5주 ... *************00110110010101011100111111-Verilog Modeling1)Behavioral modeling : 인간과 가장 가까운 추상적인 표현으로서 시스템 ... 라 Gate 수준의 설계를 가능하게 한다.-테스트벤치모듈HDL 모델을 시뮬레이션을 하기 위한 Verilog 모듈DUT에 인가될 시뮬레이션입력(stimulus)을 생성하는 구문시뮬레이션

리포트 | 23페이지 | 1,500원 | 등록일 2014.03.28 | 수정일 2014.04.15

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11.15(UART)

soc 실습 보고서(화요일 13:00)1. 실습 제목UART2. 실습 목표verilog HDL 코드를 작성하여 두 개의 테스트벤치 파일을 만들어 UART를 설정한다.테스트벤치

리포트 | 2페이지 | 1,000원 | 등록일 2011.12.15

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디지털공학 bcd to ex3 code

1. SpecificationBCD code는 0~9까지의 10진수를 4bit의 2진수로 표현한 code이다. Excess-3 code는 각각의 BCD code에 3씩 더한 값 ... 으로 이루어진 code이다. 즉, 3~12까지의 10진수 값을 4bit의 2진수로 표현한 값이다.Excess-3 to BCD는 Excess-3 coed에서 3을 빼서 BCD code ... 로 만드는 것이다. Excess-3 code는 A, B, C, D의 4개의 bit로 BCD code는 W, X, Y, Z의 4개의 bit로 표시하기로 한다.2

리포트 | 12페이지 | 1,000원 | 등록일 2013.06.15

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전전컴설계실험2-5주차예비

다음과 같은 code를 작성한다.module fulladder (a, b, cin, sum, cout);input a, b, cin;output sum, cout;wire s1 ... -5주차 Pre Lab#03-[Verilog_HDL]학과전자전기컴퓨터공학부학번2009440138이름정필웅담당교수문용삼 교수님담당조교김민혁 조교님수업날짜2013.9.30-5주 ... )SCout0*************00110110010101011100111111-Verilog Modeling1)Behavioral modeling : 인간과 가장 가까운 추상적인 표현

리포트 | 14페이지 | 1,500원 | 등록일 2014.03.28 | 수정일 2014.04.15

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Verilog HDL

Pre-Lab Report- Title: Lab#03_Verilog HDL -담당 교수담당 조교실 험 일학 번이 름목 차1. Introduction (실험에 대한 소개 ... de제외하고는 무시공백(blank)과 탭은 문자열에서 의미 있게 취급주석(comment)HDL 소스코드의 설명을 위해 사용되며, 컴파일과정에서 무시됨단일 라인 주석 문 ... (underilog HDL 모델링테스트벤치 모듈HDL 모델을 시뮬레이션 하기 위한 Verilog 모듈*DUT에 인가될 시뮬레이션 입력(stimulus)을 생성하는 구문*시뮬레이션 대상

리포트 | 57페이지 | 1,000원 | 등록일 2016.04.06

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[디지털회로실험] [쿼터스 / 베릴로그 언어(Verilog HDL) / DE2] (실험12) Verilog HDL을 이용한 기본회로 설계

《 실험12 결과 보고서 》조제출일학과/학년학번이름실험 1) 7-세그먼트 디코더의 설계(1) Verilog HDL 코딩(2) 시뮬레이션실험 2) DE2 보드로의 다운로드 및 동작 ... 플립플롭? 원 코드? 시뮬레이션 결과(1) set이 reset보다 priority가 높은 비동기식 D플립플롭으로 바꾸고, 동작을 확인하라.? 코드? 시뮬레이션 결과(2) 동기식 ... 으로 set 또는 reset이 가능한 플립플롭으로 바꾸고, 동작을 확인하라.? 코드? 시뮬레이션 결과

리포트 | 4페이지 | 1,000원 | 등록일 2014.10.21 | 수정일 2016.06.13

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논리회로실험) 부울대수의 간소화(2) 결과보고서

결 과 보 고 서5주차부울대수의 간소화(2) : Verilog HDL code1. 실험 과정* 본 실험은 f = ab' + a'b'c, s = b'( a + c ) 라는 두 개 ... 의 부울식을 Quartus II Verilog HDL을 이용하여 구현하고, F와 S의 결과 값이 서로 일치 하는지 ModelSim과 Quartus II를 이용해서 증명한다.1 ) f ... = ab' + a'b'c 에 대해서 Verilog HDL을 만들고 ModelSim을 이용하여 결과를 작성① f = ab' + a'b'c 의 Verilog HDL을 작성한다 .

리포트 | 10페이지 | 2,000원 | 등록일 2014.01.06

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Flip-flop and Counter Design

-5홍범주전기전자공학과22007142082thu1-5홍성현① Use verilog HDL code to express Master/Slave J-K Flip-flopmodule ... parallel moved by connecting circuit.③ Use verilog HDL code to express 4-bit bi-directional shift ... _FF2 FF4(j4,A,clk,clr,D,DN);assign j=1; // assign j=1endmodule // end module⑤ Use verilog HDL code to

리포트 | 3페이지 | 1,500원 | 등록일 2012.11.27

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