전전컴실험Ⅱ 06반 제04주 Lab#03 [Verilog HDL] 결과보고서

목차

1. Introduction (실험에 대한 소개)
가. Purpose of this Lab
나. Essential Backgrounds (Required theory) for this Lab
다. Hypothesis(Expected results) of this Lab & Basis of the assumption

2. Materials & Methods (실험 장비 및 재료와 실험 방법)
가. 실험을 통해 구하고자 하는 데이터와 이를 획득하기 위한 실험 순서
나. Materials(Equipments, Devices) of this Lab
다. Matters that require attentions

3. Results of this Lab (실험 결과)
가. Results of Lab 1.
나. Results of Lab 2.
다. Results of Lab 3.

4. Discussion (토론)
가. Check agreement between the hypothesis/simulation and the result 11
나. Data analysis (compare results, reasons of error)
다. Suggestions

5. Conclusion (결론)
가. Summarize experiment contents & purpose of this Lab
나. Studies from this Lab

6. Reference (참고문헌)

본문내용

1. Introduction (실험에 대한 소개)

가. Purpose of this Lab
4Bit full-adder를 BEHAVIORAL modeling으로 작성할 수 있고, Verilog로 작성된 파일을 PROM에 저장시킬 수 있다.

나. Essential Backgrounds (Required theory) for this Lab

(1) VERILOG HDL
(가) “베릴로그(Verilog) 언어는 전자 회로 및 시스템에 쓰이는 하드웨어 기술 언어(Hardware Description Language, HDL)이며, 줄여서 '베릴로그 HDL'이라고 부르기도 한다. 회로 설계, 검증, 구현 등 여러 용도로 사용할 수 있다.”라고 설명되어 있다.
(나) VERILOG는 설계의 기본 단위가 MODULE이다. 이는 마치 C언어에서 FUCTION이 프로그램의 기본단위인 것과 같은 이치다. VERILOG로 디지털 시스템을 기술할 경우. Module들의 집합이 하나의 시스템을 형성한다. C프로그램에서 MAIN함수가 나머지 함수들을 호출하여 함수들의 호출관계에 의해서 전체프로그램이 작동하듯이, VERILOG에서는 최상위 MODULE이 있고 하위 모듈과 연결되어 전체시스템을 이룬다.

(2) gate primitive modeling
(가) 하드웨어의 설계기법 중에 하위 수준의 모델링이다. 논리 게이트 들의 조합으로 모델링 한다. 기본적이고, 회로의 기본 지식이 있는 사람들은 직관적으로 설계 할 수 있다.

참고 자료

http://club.uos.ac.kr (시립대 에듀클래스)- 전자전기컴퓨터설계실험2 교안
Digital Design 4th (M.MORRIS MANO)-디지털논리 교재