반가산기 전가산기 설계
- 최초 등록일
- 2010.09.09
- 최종 저작일
- 2010.03
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소개글
논리회로설계 실험 중, vhdl을 이용한 반가산기 전가산기 설계로써
이론, 실험결과, 토의 및 소스코드를 모두 포함하고 있음.
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목차
1장. 설계(실험) 배경 및 목표
2장. 관련 기술 및 이론
3장. 설계(실험) 내용 및 방법
4장. 설계(실험) 결과
5장. 토의
본문내용
VHDL 을 이용하여 HALF ADDER (반가산기) 를 설계한다.
- 설계방법 : Behavioral Modeling
- 시뮬레이션 방법 : Test bench를 이용 한다.
FULL ADDER (전가산기) 를 설계한다.
- 설계방법 : Behavioral Modeling
- 시뮬레이션 방법 : Test module, Test Bench, Test Bench Waveform를 이용 한다.
2장. 관련 기술 및 이론
반가산기 (HALF ADDER)
- 1비트의 2진수를 2개 더하는 논리회로- 2개의 입력과 출력으로 구성
( 입력 : x, y 출력 : s(sum), c(carry) )
- s = x xor y - c = x and y
참고 자료
없음