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소개글

verilog로 짠 mips 파이프라인

컴파일 실행환경

1. Verilog Code - capture

2. Testbench Code (testbench.v)

3. Simulation Result & Description

4.Extra Credit

본문내용

3. Simulation Result & Description

(0~150,000ps)
->각 색깔 박스 별로 명령어가 5단계로 수행 되는 것을 알 수 있다. 맨 처음 명령어는 subi 명령어로 $sp 값이 128에서 120으로 다섯 번째 사이클에서 변경이 되어 저장됨을 볼 수 있다. 그 다음 명령어는 sw명령어로 $ra값이 데이터 메모리 31번지에 저장되는 것을 (4($sp)가 가리키는 주소) 노란색 동그라미 안에서 볼 수 있다. 그리고 다섯 번째 박스가 beq 명령어인데 beq명령어의 2번째 단계 (PC값이 20인 사이클)에서 $t0와 $zero를 비교하는데 $t0값이 아직 저장되지 않았기 때문에 포워딩이 일어나 PC=20일 때의 ALU_Result ( $t0에 저장될 값 ) 와 비교하여 Branch가 일어남을 볼 수 있다. 그 후 $a0의 값을 1과 sub하여 $a0가 4로 변하고 jal 명령어로 다시 PC값이 0이 된다. 이러한 사이클을 $a0가 0이 될 때 까지 수행 한다.
(300,000ps~450,000ps) 150,000~450,000ps 사이에서 $a0가 1까지 줄어들고 있음을 확인 할 수 있다.

참고 자료

없음