"VHDL code"의 검색결과 입니다.

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"VHDL code" 검색결과 261-280 / 517건

10-논리회로설계실험-예비보고서

을 수 있게 된다.- 소프트웨어적인 방법으로는 스위치의 신호가 변하였을 때 어느 정도 딜레이 시간을 코드에 넣어서 완전히 on/off 된 경우에만 출력으로 인식을 하도록 해주 ... 는 방법이 있다.4. 출처 (Reference)- Charles H.Roth,Jr.『VHDL을 이용한 디지털 시스템 설계』 CENGAGE, 2008, ‘VHDL 모듈’- 12_순차회로

Non-Ai HUMAN
| 리포트 | 6페이지 | 2,000원 | 등록일 2016.05.13 | 수정일 2021.07.28

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Post lab - BCD to Excess3 code converter !! (A+리포트 보장)

> VHDL의 설계단위 정리3. 실험 이론지식 BCD code / Excess-3 code 의 정의4. 실험 이론 지식 Mealy machine for the serial code c ... onverter5. BCD-to Excess-3 code converter on Spartan B/D1) Project 생성후 New Source Wizard 설정2) VHDL ... and 2) obtained in the class in detail.3. Analyze and comment the VHDL codes and the results(1

Non-Ai HUMAN
| 리포트 | 14페이지 | 2,000원 | 등록일 2009.06.29

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논리회로실험2014 -Adder Subtractor

Assignment 1S= (x and y) or z의 논리식을 VHDL 코드로 작성하여 simulate하는 과제이다. 먼저 x and y의 결과 값을 저장할 temp라는 내부 신호 ... 를 Architecture와 begin사이에 선언하여야 한다. 그리고 그 temp or z를 S에 assign하는 코드를 작성하여, simulate한다. 여기에서 가장 중요한 것 ... 하여 가능한 모든 경우의 수를 입력 값으로 지정하여 simulate하여, 정상작동여부를 검사한다.3. Sources & Results1) VHDL source.1.Lab

Non-Ai HUMAN
| 리포트 | 18페이지 | 1,000원 | 등록일 2014.11.05

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VHDL을 이용한 논리 게이트 실습

VHDL 및 실습ReportQuartusⅡ를 이용한 기본 논리게이트 실습제출일2013년 3월 18일제출기한2013년 3월 18일담당교수최 종 성 교수님학과전 자 공 학 과학번 ... ) QuartusⅡ로 기본논리게이트 설계를 Schematic과 VHDL로 해보고 비교해본다.(2) 기본논리게이트의 반복설계로 QuartusⅡ를 숙달한다.3. 이론 :(1) 기본논리게이트 ... VHDL을 이용하여 회 로를 설계 또는 입력을 하는 단계이다. Schematic은 심볼을 이용하여 그리는 방식이고 VHDL은 C프로그 래밍 하듯 마냥 언어로 설계하는 방식이다.디자인

Non-Ai HUMAN
| 리포트 | 28페이지 | 1,000원 | 등록일 2014.05.31 | 수정일 2014.06.02

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VHDL이용, Digital Clock(디지털 시계)및 부가기능(타이머, 알람, 세계시간등)제작

되어있ut인 스위치를 받아 시/분/초를 조절할 수 있도록 one-shot enable code를 제작해준 모습이다. 오른쪽은 시계에서 cnt가 들어가는 위에서 제시한 그림과 같은 그림 ... 하면 되게 구현하였는데, 우선 타이머라는 기능 자체가 시작점을 설정해 주어야 하기 때문에, 시/분/초 조절기능과 같이 생각하여 One-shot Enable code를 작성해주 ... enable code로 변환하여 딱 down count가 들어오는 그 순간에만 달력을 1일씩 넘겨주는 기능을 추가하였다.- PM 11:59:59에서 AM 12:00:00 로 넘어가는 순간

Non-Ai HUMAN
| 리포트 | 22페이지 | 5,000원 | 등록일 2014.02.14 | 수정일 2021.08.25

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[3주차] Adder_Subtractor

1. Purpose?VHDL을 이해하고 ISE webpack을 이용하여 VHDL code를 작성하고 simulator를 이용하여 정상작동 여부를 확인한다.?Binary code ... 를 이해하고 signed binary code를 표현하는 방식을 공부한다. 또한 이를 이용하여 가산기, 감산기, 혹은 감가산기를 설계한다.?single bit 감가산기를 이해하고 이 ... code?우리가 사용하는 모든 디지털 시스템은 +A(V)와 -A(V)의 입출력 신호로 작동을 하게 되는데 이는 이진수와 같은 원리이다.?일반적으로 표현된 이진수는 양의 정수

Non-Ai HUMAN
| 리포트 | 16페이지 | 2,000원 | 등록일 2012.06.30

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논리회로 프로젝트 보고서

으로 VHDL 코드 작성6. 설계실행 및 평가(test bench)- Testbench를 작성하여 설계한 multiplier 검증- 시뮬레이션 결과 (Simulation 결과 캡쳐 화면 ... 는 partial product가 다르므로, 이에 해당하는 각각의 값을 계산해 놓는다(설계 code에서는 AIN(= A), AcIN(= -A), A9IN(= +2A), Ac9IN(= ... product라 한다. 설계한 code에서는 구체적으로 M0, M1에 해당한다. 여기서 3bit의 B의 부분 input이 000,111이면 partial product는 0

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| 리포트 | 14페이지 | 3,000원 | 등록일 2012.12.23 | 수정일 2013.11.25

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VHDL로 inverter 구현시 transport delay 와 inertial delay 의 차이점

. 설계내용 Quarters 2를 이용하여 inverter를 VHDL코드로 구성하는데 이때 transport dalay와 inrertial delay를 고려하여 각각 입력신호가 1 ... ns일때의 출력 신호가 어떻게 다른지 알아보는 설계였다. 우선 인버터를 구성하기 위한 VHDL코드가 필요하고 각각의 delay를 구별해주는 단어가 필요하다. wave폼으로 변환 ... VHDL로 inverter 구현시 transport delay와 inertial delay의 차이점 1. 설계목표 VHDL로 inverter 구현할 때 1) transport

Non-Ai HUMAN
| 리포트 | 6페이지 | 2,000원 | 등록일 2013.02.11

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DECODER, ENCODER

▶ VHDL 코드 합성Xilinx ISE는 유저가 코딩한 VHDL이나 Verilog 또는 SCH를 Netlist로 만드는 과정을 수행하도록 지원한다. ISE는 기본적으로 XST라는 자체 ... ▶ Describe its input output signals첫번째 표시창Input(BCD code)SelectorOutput(7-segment)0 ... Selector가 00일 때 0부터 9까지를 표시하는 디코더두번째 표시창Input(BCD code)SelectorOutput(7-segment

Non-Ai HUMAN
| 리포트 | 13페이지 | 1,000원 | 등록일 2010.03.26

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실험2 제06주 Lab04 Post Comparator

= 17 (0111)7 (0111)EQ = 13. DiscussionLab 1에서는 1-bit Subtracter를 Gate Primitive Modeling으로 Verilog code ... 을 확인할 수 있었다. Lab 3에서는 1-bit Comparator를 Behavioral Modeling으로 Verilog code를 작성하여 설계하였다. 이어서 Lab 4에서는 1 ... . Conclusion이번 실험은 그 동안 배운 VHDL의 사용법을 숙달시키고 2가지 Modeling 방법으로 코딩하는 법을 숙달시키는 실험이었다. Full adder의 응용으로 Subtracter

Non-Ai HUMAN
| 리포트 | 8페이지 | 1,500원 | 등록일 2014.03.11 | 수정일 2014.03.17

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디지털 논리회로 VHDL 코딩 과제 4bit full adder 설계

1. 실험목표이번 실험의 목표는 4bit full adder를 VHDL언어로 코딩하여 ModelSim프로그램으로 시뮬레이션하는 것이었다. (단 XOR를 사용하지 않는다.)2 ... . 실험과정 및 소스코드4bit full adder를 작성하기에 앞서 4bit fulladder의 구성요소로 사용할 1bit fulladder를 코딩하여야 했다.@1. 1bit full ... 가 들어가지 않아 예제로 접했던 코드와 동일하게 작성하였다.문제는 S의 논리식이 문제였다.S의 논리식은 X xor Y xor CIN으로 XOR를 사용하면 간단히 표현할 수 있

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| 리포트 | 16페이지 | 2,000원 | 등록일 2014.10.13 | 수정일 2015.12.07

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VHDL을 이용한 산술연산회로설계

imulation result and the code ● Simulation result ALU Boost ● Code ALU Boost Conclusion & Evaluation ... VHDL을 이용한 산술연산회로설계 B반 5조 2009312075 차승현 2013. 04. 16 Introduction 6주차 실습이었던 산술연산회로설계는 Booth곱셈기와 Alu ... 을 경우 각 스테이트 계산을 진행하게된다. ? Booth ■ 주어진 entity 및 코드를 사용하여 booth multiplier를 설계한다. ■ Reset(rst) 신호를 통해 각

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| 리포트 | 25페이지 | 2,000원 | 등록일 2014.06.10 | 수정일 2022.11.07

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아주대학교 논리회로 설계 과제 1. 7 Segment Decoder vhdl

아무것도 알지 못했고 답답한 마음 뿐 이었다. 도서관에서 관련 자료를 대출하고 인터넷을 통해 VHDL에 관하여 알게 되었고 스스로 소스코드를 작성해 보았다. 처음에는 계속 오류가 났 ... 을 경우 해당되는 7 segment의 불이 켜지도록 하였다. 또한 H의 값은 1010으로 따로 지정하여 점을 나타내도록 하였다.처음 과제를 받았을 때는 VHDL에 관해

Non-Ai HUMAN
| 리포트 | 11페이지 | 1,500원 | 등록일 2013.11.28

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VHDL-Post lab - Counters

< 실험시 사용한 74LS193A counters 의 최종 코드와 test bench code >상당히 시간이 오래 걸렸던 부분이다. 조교님의 힌트를 얻어서 VHDL 코딩을 끝마칠 ... ounter 만 작동하여 계속해서 code를 수정 하고 직접 Spartan b/d 에서 구현 결과 확인을 하다 보니까 이러한 결과를 초래 한 것 같다. 우리가 짠 VHDL 코드 ... functional behaviors-write VHDL codes-make an input/output pin assignment-write the test bench for the

Non-Ai HUMAN
| 리포트 | 10페이지 | 2,000원 | 등록일 2009.06.29

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논리회로실험 - 제 3장 4bit Carry Lookahead Adder를 이용한 가산기 설계 결과 보고서

를 구성할 것인가1) VHDL 코드를 구성하는 기본 설정(1)전반적인 내용-GP full adder와 Lookahead Carry Generator, 4bit CLA를 설계한다.-2 ... . Introduction가산기와 감산기의 흐름을 이해하고 가산기와 감산기의 순차적 구성을 이해해서 어떻게 하면 더 효과적으로, 더 빠르게 계산을 할 수 있는지 생각해본다. VHDL의 특성상 2비트 ... 을 구별해주어야 한다.다음으로 architecture부분을 설계한다. entity가 3개이기 때문에 architecture도 3개로 나누어서 설계를 해야한다. 기본적으로 들어가야 할 코드들을 살펴보자1. GPFullAdderP

Non-Ai HUMAN
| 리포트 | 17페이지 | 1,000원 | 등록일 2014.08.15

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VHDL 코딩 소스 가산기 + 반가산기 결과보고서 디지털시스템 설계

1. 활동목적이 장에서는 VHDL을 이용하여 반가산기를 설계하고 시뮬레이션에 대하여 좀 더 상세히 공부하도록 한다.2. 설명1) 가산기가산기에는 두 개의 이진수(BIT)를 더하 ... Carrier=AB 반가산기 Sum, Carrier의 카노맵3. 활동내용1) 소스코드- 반가산기 Bit 파일 생성- 전가산기 Bit 파일 생성- 반가산기 Test Bench- 전가산기

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| 리포트 | 6페이지 | 1,500원 | 등록일 2014.10.15

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08 논리회로설계실험 결과보고서(카운터)

논리회로설계 실험 결과보고서 #8실험 8. 카운터 설계1. 실험 목표VHDL을 이용하여 카운터를 설계한다.설계한 카운터를 이용하여 RoV-Lab3000의 led와 7segment ... 가 정해진 동작을 수행하도록 한다.2. 실험 결과실험 1. 8비트 비동기식 업카운터 설계(1) 설계 내용1) 소스 코드2) 핀할당3) 7segment 표시결과4) 결과 분석이번 ... 존슨카운터 설계1) 소스 코드2) 핀 할당3) led 표시결과3번째 led 고장3번째 led 고장전부 off5) 결과 분석예비보고서에서 설계했던 존슨카운터를 바탕으로 실험을 진행

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| 리포트 | 5페이지 | 2,000원 | 등록일 2014.09.27 | 수정일 2016.03.26

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아주대 OOO 교수님 논리회로 과제 4비트 9의 보수 회로

로 표시되는 정규형은 불 대수의 공리를 이용하여 표준형으로 바꾸어 표시하면 F(A, B)＝B이다.Library ieee;Use ieee.std_logic

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| 리포트 | 14페이지 | 5,000원 | 등록일 2015.03.12

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논리회로실험 설계 보고서

. FPGA board에 설계한 코드를 load한 후 회로로 구현하여 곱셈기의 동작을 눈으로 확인하여 본다.vhdl에 대한 기본적인 설명- HDL은 Text editor, Compiler ... , Synthesizer, Simulator, Test bench, Waveform editor로 구성된다. HDL의 기본적인 디자인 흐름은 다음과 같다.-VHDL의 특성1. 설계 ... 구조를 사용할 수 있다.4. 동시성, 타이밍 및 클럭킹은 모두 모델화될 수 있다. VHDL은 동기식뿐 아니라 비 동기식 순차 회로 구조도 처리한다.5. 한 설계에 대한 논리 연산

Non-Ai HUMAN
| 리포트 | 24페이지 | 4,000원 | 등록일 2013.11.25 | 수정일 2013.11.28

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[Digital Logic Design Project] Gray Code Converter

와 VHDL을 이용하여 gray code converter를 설계하고, 시뮬레이션을 통하여 동작을 확인한다.VHDL코드를 이용하여 gray code converter를 설계하였고, c ... Function과 Logic Network를 만들어 낼 수 있었다.VHDL code를 이용해 설계하고 이것을 Simulation해보았다. Compilation하는 것에서는 문제가 발생하지 ... 었고, VHDL code에 대해 공부 할 수 있었다. 그리고 실제 회로에서 발생하는 delay의 개념에 대해 알 수 있었고, chip의 개수에 따라 delay가 증가하기 때문에 Logic Function이 간단해 지는 것이 얼마나 중요한 것인지 알 수 있었다.

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| 리포트 | 10페이지 | 1,000원 | 등록일 2010.01.20

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