VHDL M bit 가산기와 비교기(post lab 입니다) vhdl code

소개글

이번 실험은 조합논리회로를 이용한 가산기(adder)와 비교기(comparator)의 동작을 이해하고 설계하는 것이다. 또한 M bits 가산기와 비교기의 VHDL Code에 대한 실제 동작을 관찰하도록 한다.

목차

1. 실 험 소 개
1) Purpose of the Experiment
2) Materials

2. 실 험 결 과 (Result)
1) 4-Bit Adder Emulation Results
2) 4-Bit Comparator Emulation Results

3. 토론 및 분석 (Discussions and Analysis)

# 참고문헌

본문내용

1. 실 험 소 개 (Introduction)
1) Purpose of the Experiment
이번 실험은 조합논리회로를 이용한 가산기(adder)와 비교기(comparator)의 동작을 이해하고 설계하는 것이다. 또한 M bits 가산기와 비교기의 VHDL Code에 대한 실제 동작을 관찰하도록 한다.
2) Materials
Personal Computer, Xilinx ISE 9.2i program, Spartan-3 Board 1개, JTAG cable 1개
2. 실 험 결 과 (Results)
1) 4-Bit Adder Source Code
--Prelab 에서와 달라진 것이 없는 소스이다.
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity fourBits_fulladder is
port( H, L : in std_logic_vector( 3 downto 0);
Sum : out std_logic_vector( 3 downto 0);
Carry : out std_logic);
end fourBits_fulladder;
-- four Bit Full adder기에 어떤 입력과 출력이 있는지를 나타낸다.
architecture design of fourBits_fulladder is
component twoBits_fulladder is
port( A, B : in std_logic_vector( 1 downto 0);
Carry_in: in std_logic;
Sum_s : out std_logic_vector( 1 downto 0);
Carry_s : out std_logic );
end component;
-- 2bit 가산기를 component 시킨 부분이다. 이로써 2bit 가산기를 합산하는 과정에서 끌어다 쓸 수 있게 되는 것이다.
signal TmpSum : std_logic_vector( 3 downto 0 );
signal TmpCarry : std_logic_vector( 2 downto 0 );

참고 자료

없음