4-bit 전가산기(Full Adder)설계와 2의 보수를 이용한 감산기 설계

소개글

논리회로설계실험 중에서 xilinx프로그램을 이용한 4-bit 전가산기 설계와 2의 보수를 이용한 감산기 설계 레포트입니다. 설계 소스와 시뮬레이션 결과 모두 나와있고 토의까지 포함되어 있습니다.

목차

1. 설계 배경 및 목표
2. 관련 기술 및 이론
3. 설계 내용 및 방법
4. 설계 결과
5. 토의

본문내용

1. 지금까지는 Behavioral Description과 Dataflow Description으로 코드를 짜왔지만 이번에는 Structure Description으로 설계한다. Component문을 사용하여 부품을 개체화하는 방식을 알아본다.
2. VHDL를 이용하여 지난 주에 실습한 전가산기(Full-Adder)를 토대로 4bit 전가산기와 2의 보수를 이용한 감산기를 설계하고 결과값 중 5쌍을 시뮬레이션하여 그 결과를 확인한다.




5. 토의
저번 시간에 설계한 Full Adder를 component에 연동하여 회로를 설계해 보았다.
Full Adder 코딩은 어렵지 않았지만, 파일 연동 및 component의 이용에 익숙하지 않아 어려움이 있었다. 여태까지의 실습은 dataflow(자료흐름적)와 behavioral(동작적 접근)만을 이용하여 설계를 하였는데, 익숙하지 않은structure(구조적) 표현을 사용하여 시행착오가 많았던 것 같다.
다만 Component의 이용에 익숙해진다면, 좀 더 복잡한 회로도 합리적으로 설계할 수 있을 것 같다.
이번 실습을 통하여 복잡한 회로는 component를 이용하여 여러 개의 소스파일로 설계할 수 있음을 알게 되었다.
가산기와 감산기를 simulation하면서 한 가지 에러가 있었다. 이번 simulation은 입력 값이 많아, 다소 간편한 waveform을 이용하려고 하였으나, modelsim에 디자인 에러가 발생하여 일반 simulation을 이용하였다.

참고 자료

없음