"회로실험 gate"의 검색결과 입니다.

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전전설2 전전설3 4bit adder 회로설계 mosfet 응용회로 mosfet current mirror 울산대 JFET and 회로 시립대 논리회로 디지털집적회로 전자회로설계실습

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"회로실험 gate" 검색결과 1,121-1,140 / 2,110건

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전자전기컴퓨터설계실험2(전전설2)7주차결과

-가장 큰 특징으로는 Breadboard를 가지고 있어 다양한 회로를 실험할 수 있다. 또한 FPGA 디바이스를 모듈화 하여 xilinx의 모듈이 장착 가능하고 디바이스로 호환 ... 에 대한 코딩 스킬을 더 배울 수 있는 실험이었고 2번의 경우 일상에서도 많이 사용되는 카운터 회로의 기초적인 부분에 대해 알 수 있는 실험이었다. 2번 실험의 경우 코딩하는데 있 ... PostReport주 제: Lab#07 Sequential_Logic_Design_Ⅱ@ Flip-Flop, Register and SIPO지도교수 : 신 창 환 교수님실험조교

리포트 | 18페이지 | 1,500원 | 등록일 2016.01.14 | 수정일 2017.02.10

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디지털회로실험 전자주사위 텀프로젝트 (회로도 및 설명, 사진 첨부)

10조 디지털회로실험 및 설계 Team project 보고서제목LED를 이용한 전자주사위 (10조)학과전자공학과학번2000000성명홍길동제출일1. 프로젝트 개요이번 실험 프로젝트 ... 로 구현하기로 한다. 기본적인 주사위는 LED 7개를 이용하여 표현이 가능하다.2. 작품 설계 동기 및 목표LED로 표현된 주사위는 현재 디지털공학 수업 시간과 기초전자 회로실험 시간 ... 의 논리 gate를 이용하여 회로를 구현하였다.3. 전자주사위 제작 준비물전기인두, 납, 납 흡입기, 니퍼, 회로 연결용 전선,재료명규격 * 수량재료명규격 * 수량TTL IC74

리포트 | 8페이지 | 2,000원 | 등록일 2015.01.27

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결과보고서 - Register

디지털 시스템 설계 및 실험결 과 보 고 서디지털 시스템 설계 및 실험 KEEE209 전기전자전파 공학부작성자 : 전기전자전파 공학부 ㅇㅇㅇ 학번 :실험조 : 7조 실험일 :실험 ... 제목Register File실험목표1. D Flip-Flop을 이용하여 1 bit Register를 설계한다.2. reset 기능이 있는 2bit, 4bit Register ... Register File과 Special Purpose Register File을 설계한다.실험준비물Altera Quartus II 4.0 software, HBE-COMBO 보드배경

리포트 | 6페이지 | 2,000원 | 등록일 2017.11.08

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아주대 논회실 실험8 결과보고서

적으로 생기는 것을 알 수 있으며, 회로가 동기식에 비하여 간단하다.2. 두 번째 실험, 3진 Counter ? 동기식 Counter1) 실험과정 및 결과? 74HC76과 74HC08 ... 2단2진 카운터를 만드는 실험이었다. 두 번째 실험도 첫 번째 실험과 마찬가지로 AND GATE를 사용한 디코더를 이용하였으며, 첫 번쨰 실험과는 다르게 3진수로 출력 ... 적으로 결과값 AB=11 이 출력이 안되게 해놓았다. 두 번째 실험에서 첫 번째 실험과는 다른점은 동기식 카운터이기 때문에 전달지연이 없으므로 빠르다는 장점이 있지만, 회로 설계

리포트 | 4페이지 | 1,500원 | 등록일 2014.03.10 | 수정일 2014.03.21

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결과 Counter

할 수 있었다. 불빛에 의해 총 4번의 카운팅이 가능한 회로로 동작하는 것을 확인하였다.실험2) 3진 Counter - 동기식 CounterSetting: 전압 공급기를 통하여V ... 수 있었다.[ 고찰 및 분석 ]이번주에 진행한 실험은 플립플롭 소자를 사용하여 수를 카운팅하는 논리회로를 구성해보는 것이었다. 첫 번째로 F/F소자를 2개 사용하여 회로를 구성 ... 에서 점점 증가하는 것을 확인하였으며 9까지 카운팅이 된 후 그 이후에 다시 0으로 돌아가는 루프가 펄스가 계속되는 한 지속이 되었다. 회로 구성에서부터 실험 진행까지 과정이 특별히 어렵

리포트 | 5페이지 | 2,000원 | 등록일 2013.12.26

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[컴퓨터공학기초설계및실험2 보고서] Traffic Light Controller

컴퓨터 공학 기초 설계 및 실험2 보고서실험제목: Traffic Light Controller제목 및 목적제목Traffic Light Controller목적FSM의 기법 중 하나 ... = (Q1)’LB0 = Q1Q0Encoding states=> Binary encoding을 사용.StateEncodingS000S101S210S311다음의 회로도를 바탕 ... 으로, gate들을 사용하여 structural design하게 구현하였다.ImplementationModule configuration구분이름설명Top moduletl_cntrTraffic

리포트 | 11페이지 | 1,500원 | 등록일 2015.04.12

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디지털실험 12예비 쉬프트 레지스터

7404, SN7474, SN7476, SN74164전원공급기, 오실로스코프, 함수발생기실험방법1. SN7474를 이용하여 회로를 구성하고 저장값을 0으로 만든후 1011의 입력 ... 을 입력시키며 출력을 관찰하라.실험 1의 회로이다. 처음 preset입력을 0 주는 것은 어떤값이 저장되 있을지 모를 초기값을 정돈하기 위한 것이다.시뮬레이터에선 초기값이 0이기 프리 ... .실험 3의 회로이다. 회로를 보면 플리플롭의 출력이 다음 and에 입력으로 들어간다. 만약 쉬프트 입력이 계속 0이라면 플리플롭은 입력값을 받아들이는 동작을 할 뿐 이동시키지는 않

리포트 | 9페이지 | 1,000원 | 등록일 2014.09.30

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[0512결과] 3-15 JFET 바이어스

/ B015238 황선종 (2조)제출일자: 2014년 5월 12일1. 실험 결과 및 분석15. JFET의 바이어스(3) 2전원 바이어스 회로㉠ 실제 측정값과 계산값[ 표 15-5 ... 를 구성할 수 있다는 장점이 있다.3. 분석 및 고찰이번 실험은 JFET 바이어스에 관한 실험이었다. JFET를 이용하여 하는 첫 실험이어서 그런지 Drain, Gate, Source ... 값이 나온 것이다. 그래서 회로를 다시 결선하여 실험에 들어갔다. JFET 단자가 어떠한 순서로 배열되어 있는지 더 확실하게 알 수 있게 되는 계기였다.실험을 하는 도중에 잘 이해

리포트 | 4페이지 | 1,000원 | 등록일 2014.05.15 | 수정일 2014.11.06

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실험17 쉬프트 레지스터 예비보고서

예비보고서(실험 17. 쉬프트 레지스터)정보통신공학부12조학번 : 2007057228, 2010044011이름 : 정 현 재, 정 지 원실험 17 쉬프트 레지스터1). 목 적(1 ... 나 명령 등의 정보를 일시 기억해 회로로 사용되며 멀티비트를 저장할 수 있는 플립플롭을 레지스터(register)라 한다. 레지스터의 기능은 정보를 저장할 뿐만 아니라 직렬입력 ... _{ Bn} }+ bar{Q _{ Bn} }BULLETQ _{An}따라서,J_{A}=Q_{Bn},K_{A}=Q_Bn}이 되고 마찬가지로 과 같은 회로를 얻을 수 있다.(2) 좌

리포트 | 4페이지 | 1,000원 | 등록일 2014.09.29 | 수정일 2018.10.15

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전전컴설계실험2-6주차예비

이 포함되어 있기 때문에 감산논리회로는 가산논리회로를 포함하고 있다. 정확하게는 가산회로의 입력과 출력에 not gate만을 추가해준다. 그 결과 4-bit 감산기도 1-bit 감산기 ... 님수업날짜2013.10.7-6주차 실험--목차-서론(Introduction)-실험목적-실험을 위해 필수 배경이론, 개념-실험의 가설 및 근거방법(Materials and Methods ... )-실험 도구 및 재료-실험 절차와 방법실험결과(Result)-측정 결과의 도식적 표현-측정 결과의 설명참고문헌(References)1.Introduction.(1)Purpose

리포트 | 13페이지 | 1,500원 | 등록일 2014.03.28 | 수정일 2014.04.15

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결과 Latch & Flip-Flop

실험1은 실제 실험에서 제외하였음실험2. D latch with enable(Gate 이용)Setting: 전압공급기를 사용하여V _{cc}=5V 인가D1. D latch 회로 ... 을 알 수 있다.실험4. J-K latch with enable(Gate 이용)Setting: 전압공급기를 사용하여V _{cc}=5V 인가JK1. J-K latch 회로를 구성 ... 는 단점을 보완한 회로이다. 실험을 진행해본 결과 모두 진리표와 일치하는 결과를 볼 수 있었다.두 번째로 진행한 실험은 D Flipflop이었다. Gate의 구성이 아닌 IC칩

리포트 | 8페이지 | 2,000원 | 등록일 2013.12.26

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아주대 논리회로실험 실험결과5 래치와 플립플롭(Latch & Flip-Flop)

latchSRQ(t)00Undefined01110011Q(t-1)(불변)SimulationComent : 이번 실험은 NAND GATE가 4개 들어있는 74HC00을 이용하여 R-S ... 이 (1,1)이면 Q와Q'값이 모두1이 나와 Undefined 값이 되어버림을 예상 할 수 있었다. 그런데 Truth table을 보면 알 수 있듯이 우리는 실험에서 회로를 NOR ... 은 NAND GATE가 4개 들어있는 74HC00을 이용하여 클럭입력을 가진 R-S F/F을 구 성해보는 실험이었다. R-S F/F는 실험1에서 진행한 R-S 래치와는 클럭으로 인해

리포트 | 5페이지 | 1,500원 | 등록일 2014.10.04 | 수정일 2017.08.03

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1장 . 디지털 논리회로 예비지식

1장 . 디지털 논리회로 예비지식1. 실험 목적▶ 보고서 작성 간략화▶ 이론검증 실험▶ 자발적인 발표수업▶ 협력과 토론에 의한 Know-how 터득▶ 참여 학생 동기부여▶ 창의 ... )와 전압이 높은 상태(1)- 기본 구성 : 0과 1의 조합에 의한 표현(논리회로)● 디지털회로설계의 수행절차▶ 실험 수행정차- 이론 -> 가상실험(시뮬레이션) -> 실제실험▶ 이론 ... - 예습을 통해 주어진 디지털회로설계의 내용파악- 실험시간 단축▶ 가상실험 (시뮬레이션)- PSIM 시뮬레이터를 통한 가상실험수행(시뮬레이션)- 이론검증 및 문제점 분석- 검증시간

리포트 | 8페이지 | 1,000원 | 등록일 2013.10.15

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아주대 논리회로실험 실험예비5 래치와 플립플롭(Latch & Flip-Flop)

111Q(t-1)’ : Togglexx0Q(t-1)● 예비보고서 문제(1) NAND gate를 이용하여 클럭화되지 않은 R-S latch 회로를 구성하고 그 동작을 설명하시오.2개 ... 만큼의 지연을 가지게 된다.● NAND gate를 사용하여 만든 J-K F/F위에 회로는 NAND 게이트 만을 이용하여 만든 J-K F/F이다. J-K F/F은 S-R F/F의 단점 ... 실험 5. 래치와 플립플롭(Latch & Flip-Flop) 예비보고서● 이론(1) Flip-flop(이하 F/F) : 두 가지의 안정 상태를 갖는 소자로서 외부로부터 신호

리포트 | 7페이지 | 1,500원 | 등록일 2014.10.04 | 수정일 2017.08.03

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아주대학교 논리회로 실험 설계 예비보고서

논리회로 실험설계설계주제:스톱워치목차1. 설계 목표2. 동작 조건3. 동작 설명 및 알고리즘4. 1차 설계 및 분석(1) Clock dividing part(2) 7-s ... ) 총 설계 회로5. 예상 결과 & 미작동 시 대처1. 설계 목표- FPGA를 사용하여 자유 주제로서 스톱워치를 설계한다.(기본의 심화 과제인 start/stop의 기능과 up ... 를 Clock B로 연결하되, 출력단자 QA와 QD를 AND gate로 묶어주어 10까지 셀 수 있도록 해둔다. 이를 6번 반복하면 10Hz Clock signal을 얻을 수 있

리포트 | 10페이지 | 2,000원 | 등록일 2016.06.14

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JFET의 특성 예비 REPORT

_GS의 절대 값이 작을수록 커지며, 규격 서에는 보통V _{GS} =0인 값에 대해서 표시하고 있다.5. 실험절차 및 예상A. IDSS 측정1. 그림 6.1의 회로를 구성하라 ... 학번 : 이름 : 실험조 :--------------------------------------------------------------------1. 실험 제목JFET의 특성 ... 2. 실험 목적? 드레인 전류 Id에 관한 드레인-소스 사이의 전압 Vds의 영향을 결정한다.? Id에 관한 게이트-소스 사이의 역 바이어스 전압 Vgs의 영향을 결정

리포트 | 10페이지 | 2,000원 | 등록일 2016.06.26

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예비 Latch & Flip-Flop

with enable실험2. D latch with enable(Gate 이용)1. 다음과 같은 회로를 구성한다.2. Enable(C) 단자에 High를 인가한다.3. S(D ... 를 관찰한다.4. 교재에 나와 있는 진리표와 비교한다.실험4. J-K latch with enable(Gate 이용)1. 다음과 같은 회로를 구성한다.2. Enable(C) 단자에 High를 인가한다.3. J, K의 경우의 수에 따라 입력을 가하고 ... 1. 실험목적: 여러 종류의 flip-flop을 구성하여 그 동작 특성을 알아본다.2. 실험 관련 이론Latch(R-S, D, J-K Latch with Enable): 논리회로

리포트 | 5페이지 | 1,500원 | 등록일 2013.12.28

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실험3 결과보고서 실험 3. Adder & SubtractorLogic gates

한 것으로 볼 수 있다.실험37486, 7400을 이용하여 반감산기를 구성하라.《회 로 구 성 도》위 회로 구성도와 같이 XOR gate(IC 7486)와 NAND gate ... 실험 3. 가산기와 감산기(Adder & Subtractor)(결과보고서)실험 1예비보고서에서 구상한 반가산기를 구성하고 그 결과를 확인하라.《회 로 구 성 도》위 회로 구성도 ... V1.3 mV0.3 V입 력출 력XYSC*************000< 측 정 값 > < Truth table >실험 결과 위 표와 같이 측정값이 나왔는데, 이 회로는 반가산기

리포트 | 7페이지 | 1,000원 | 등록일 2013.01.01

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실험6결과 Latch&FF

을 Truth table을 통해 확인할 수 있다. 가장 많이 사용되는 F/F이다. 회로상으로 AND gate를 추가하여 금지상태를 해제함으로써 단점을 보완한 방식이다.두 입력 ... 를 위해 이전 상태를 유지하는, 즉 ‘저장’할 수 있는 회로가 반드시 필요한데, 이를 이번 실험에서 구현한 RAM이 맡는 역할이다. 앞선 실험에서 만들어 본 3가지 Latch가 RAM ... 로 흘러들어갈 가능성이 얼마든지 있기 때문이다. 우선 gate들을 이러한 상황에 처하지 않게 회로를 구성하지 않는 것이 가장 중요하지만, 어쩔 수 없는 경우 사용할 수 있는 방법이 바로

리포트 | 7페이지 | 3,000원 | 등록일 2014.05.13

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기본 게이트 설계 예비보고서

과 목 : 논리회로설계실험과 제 명 : 기본 게이트 설계담당교수 :담당조교 :학 과 : 전자전기공학과학 년 : 3학 번 :이 름 :제 출 일 : 2014. 3. 20논리회로설계 ... 실험 예비보고서 #1실험 1. 기본 게이트 설계1. 실험 목표AND, NOT, NAND, OR, XOR, NOR 게이트의 기호와 기본적인 동작 특성을 이해고, 실험을 통해 동작 ... 유지되므로 추가되는 프로그램용 메모리가 필요없다.CPLD의 구조는 빠른 성능이나 정확한 타이밍 예측이 요구되는 어드레스 디코더나 시퀀스 회로 등에 적합하다.[그림 2] FPGA2

리포트 | 7페이지 | 1,000원 | 등록일 2014.07.25

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