실험6결과 Latch&FF

목차

1. 실험 결과
2. 고찰
3. 참고자료

본문내용

2. 고찰
1) R-S F/F
Set에 LOW, Reset에도 LOW의 입력 신호가 인가되었을 때, 출력은 Q=High Q'=High이다. 이는 출력전압이 제대로 결정되지 못하는 불안정한 상태를 나타낸다. 이 경우를 피해서 회로의 출력을 얻어야 하는 것을 알 수 있다. 정상적인 입력신호에 대해서 앞서 분석한 것처럼 출력 데이터를 가지고 있음을 확인할 수 있다. 여기서 주의해야 할 점은 게이트지연시간(Delay)에 관한 것이다. 입력신호 Set 신호가 0으로 떨어지게 되면서 게이트지연시간 뒤에 Q 값이 High 로 상승하게 된다. 이러한 지연시간은 IC의 구조상에서 발생하는 문제로 보인다. 클럭 입력을 가진 R-S F/F은 Enable 단자를 가진 R-S latch 회로라고 할 수 있다. 이러한 회로구성은 추가된 클럭 입력에 대해서 구성된 플립플롭이 한 클럭 펄스가 발생하게 되는 시간 동안 변화하는 입력에 응답하도록 해준다. 앞서 구성한 R-S F/F는 delay를 가지는 latch 회로로 해석할 수 있다. Enable과 Clock 신호를 조종하는 CP입력의 상승 엣지에서 그 출력이 변화하게 된다. Latch 회로와는 다르게 두 입력이 HIGH일 때에는 출력의 형태가 결정되지 않는다. 반대로 두 입력이 LOW일 때에는 출력Q(t)는 Q(t-1)의 값을 가지게 된다. 이는 본래상태를 유지한다고 볼 수 있다.

참고 자료

http://cpu.kongju.ac.kr/
http://irmus.tistory.com/76
http://en.wikipedia.org/wiki/Binary-coded_decimal
http://en.wikipedia.org/wiki/Open_collector
http://en.wikipedia.org/wiki/Clock_signal
http://html.alldatasheet.co.kr/html-pdf/15618/PHILIPS/74HC42/995/4/74HC42.html
200922284 김*현 2011.10.30.일자 보고서
200922254 정*규 2011.10.30.일자 보고서