"logic2"의 검색결과 입니다.

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verilog 디지털집적회로 plc제어 vhdl 전감산기 verilog 논리회로설계 엘리베이터 설계

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"logic2" 검색결과 81-100 / 6,398건

[검증된 코드 & 복사가능, 학점A+] 전전설2 2.Schematics - 예비+결과+성적인증 (서울시립대)

실험 목적1.ISE의 여러 logic gate symbol을 직관적으로 이용하는 Schematic 설계를 익힌다.2.FPGA Device Configuration을 해보 ... datasheet.Ans:230,400 gatesSol:Programmable logic gates의 개수는 메모리 소자를 제외하고 2-input NAND를 이용해 동일한 기능 ... logic gates are there in one of our FPGA(XC3S200, Spartan 3 Family, Xilinx)? Refer to the attached

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| 리포트 | 14페이지 | 3,500원 | 등록일 2021.07.10 | 수정일 2021.07.13

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Semiconductor Device and Design - 13~14__

L. Eggleston [2] https://www.electronics-tutorial.net/Programmable-Logic-Device-Architectures ... Semiconductor Device and Design – 13~14 KwangWoon UniversityContents 1. Full and Semi Custom 2 ... Design Area1. Semi custom 1) Gate array ▶ Basic logic gate such as NAND and NOR, or metal Routing

리포트 | 17페이지 | 2,000원 | 등록일 2023.06.22 | 수정일 2023.06.25

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최적 Type-2 퍼지신경회로망 설계와 응용 (The Design of Optimized Type-2 Fuzzy Neural Networks and Its Application)

대한전기학회 김길성, 오성권, 안인석

논문 | 9페이지 | 무료 | 등록일 2025.05.31 | 수정일 2025.06.05

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Semiconductor Device and Design - 12__

Semiconductor Device and Design – 12 KwangWoon UniversityContents 1. Floor plan 2. Block design1 ... logic node what the substrate ▶ Coupling through the power supply Voltage drop across the supplies ... hielding N o ise on the P substrate - Use N -well to avoid N oise effects on P substrate .2. Block

리포트 | 14페이지 | 2,000원 | 등록일 2023.06.22

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논리회로설계실험 6주차 D Latch 설계

은 logic gates와 SR Latch를 이용하여 그릴 것이다.우선 logic gates 만을 이용하여 그린 schematic은 오른쪽 그림과 같다. 3개의 not gate, 2개 ... 가지 모델링의 파형을 확인하여 정확히 작동하는지 검증하는 과정을 거칠 것이다.2) Theoretical Approach(이론)2.1) D LatchD Latch의 기본적인 생김새 ... )하고, 1일 경우 D의 값이Q에 전달된다. 아래는 D Latch의 Truth table이다.ENDQQ’00Latch(Maintain outputs)01100111102.2

리포트 | 5페이지 | 3,000원 | 등록일 2023.09.11

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논리회로실험(VHDL 및 FPGA실습) 이론 및 실험결과 레포트

알아본다.2. Background1) Binary Representation이번 실험에서 구현할 4bit full adder & subtracter는 Binary Code를 이용 ... 해 연산한다.이 Binary Code는 3가지 표현방식이 있는데1. Sign and Magnitude, 2. 1s complement, 3. 2s complement이다.여기 ... ubtracter에 사용하기에는적합하지 않은 표현방식이므로 2s complement를 사용하기로 한다.왼쪽 그림이 2s complement 방식으로 10진수를 2진수로 나타낸 것이며 4자리 2

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| 리포트 | 53페이지 | 8,000원 | 등록일 2022.01.25 | 수정일 2022.02.08

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서울시립대 전전설2 Lab-01 예비리포트 (2020 최신)

의 경우 0V~0.8V까지가 LOGIC 0에 해당하고 0.8V~2.0V는 Indeterminate region이라 하여 값이 어떻게 인식될지 모르는 구간이며 2.0V~5.0V ... 가 LOGIC 1에 해당한다. TTL 출력의 경우 0~0.4V가 LOGIC 0에 해당하고 0.4~2.7V가 Indeterminate region, 2.7~5V가 LOGIC 1에 해당 ... gate, XOR gate, 가산기 등 여러 논리회로를 디자인한 후 실제로 설계하여 실험능력을 함양한다.2. 배경이론 및 사전조사디지털 설계는 다양한 장점이 있다. 1에 대응

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| 리포트 | 9페이지 | 1,500원 | 등록일 2021.09.10

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부경대 전자공학과 디지털시스템설계 중간1(인코더)

[시험과제 01] 우선순위 인코더(Priority Encoder) 설계[수행 및 제출(1)]8x3 우선순위 인코더의 진리표를 작성 및 완성하시오. [수행 및 제출(2)]앞의 진리 ... 표중 하나를 이용하여 우선순위 인코더를 VHDL로 설계하시오. [단, if~end if 구문을 사용]library ieee;use ieee.std_logic_1164.all ... ;entity incoder is port ( D : in std_logic_vector(7 downto 0); V : out std_logic; x : out std_logic

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| 리포트 | 6페이지 | 4,000원 | 등록일 2022.02.05 | 수정일 2023.12.07

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우선순위인코더

: in std_logic_vector(7downto 0);V : out std_logic;A : out std_logic_vector(2 downto 0));end k ... 7D6D5D4D3D2D1D0abcV00000000xxx00*************00001x0011000001xx010100001xxx01110001xxxx1001001xxxxx ... 101101xxxxxx11011xxxxxxx1111입력출력D0D1D2D3D4D5D6D7abcV00000000xxx0100000000001x10000000011xx1000000101

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| 리포트 | 6페이지 | 2,500원 | 등록일 2021.12.15

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엑셀에서 함수에 대한 정의 및 구조를 그룹별로 설명하시오.

을 표시하고 하나 또는 그 이상의 인수가 거짓이면 거짓을 표시한다. ● 형식 : AND(logical1,logical2,…) ● 인수 : logical1,logical2,… → 참 ... 계산기 및 다양한 차트의 지원 ⑤ 독자적인 Application작성 기능 ⑥ 인터넷 데이터베이스 연결 기능 2. 기능 엑셀의 기능은 굉장히 많고 그 활용폭도 넓다. 일반적으로 기업 ... 수식(예약어)에 의해 연산되도록 작성한 하나의 엑셀에서 약속이다. 일반 연산에서 "1+2"는 "+"라는 기호는 1과 2의 값을 서로 더하라는 세계적인 공통의 약속이라면 엑셀

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| 리포트 | 13페이지 | 2,000원 | 등록일 2022.12.12 | 수정일 2025.10.01

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전자회로실험 Verilog 언어를 이용한 Sequential Logic 설계실험 레포트

1. 실험 제목Verilog 언어를 이용한 Sequential Logic 설계2. 실험 목표- Hardware Description Language(HDL)을 이해하고 그 사용 ... . 실험 장비 및 부품- Digilent Nexys4 FPGA BoardFPGA 보드는 범용 반도체(ASSP)와 주문형 반도체(ASIC)의 중간 정도에 위치한 성격을 가지는 logic

리포트 | 9페이지 | 3,000원 | 등록일 2025.04.19

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부경대 전자공학과 디지털시스템설계 중간2(디멀티플렉서)

차문인 case ~ when문 또는 if ~ end if 문을 사용해서 [코드1]방법으로 설계하시오.library ieee;use ieee.std_logic_1164.all ... ;entity demultiplexer is port ( s : in std_logic_vector(1 downto 0); i : in std_logic; y : out std_logic ... ) begin case s is when "00" => y(0) y(1) y(2) y(3)

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| 리포트 | 6페이지 | 4,000원 | 등록일 2022.02.05 | 수정일 2023.12.07

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서강대학교 디지털논리회로실험 2주차 결과보고서

1. 실험목적1) TTL logic gates의 동작 방법을 익힌다.2) Logic level과 noise margins, 그리고 fanout에 대해 이해한다.3) Gates ... 하고 동작을 확인한다.2. 배경이론 및 실험방법Logic signal은 기본적으로 0(low)과 1(high)을 활용해 나타낸다. 기본적으로 AND, OR, NOT이라는 함수들이 존재 ... 를 이용하여 구현된 임의의 논리 함수가 최소화 될 수 있음을 확인한다.4) Wired OR logic의 특성과 활용 방법을 익힌다.5) FPGA를 이용하여 간단한 논리 회로를 구현

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| 리포트 | 7페이지 | 1,000원 | 등록일 2021.10.02

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Two‑dimensional materials based on negative differential transconductance and negative differential resistance for the application of multi‑valued logic circuit: a review

한국탄소학회 Balaji Murugan, Sang Yeol Lee

논문 | 18페이지 | 5,200원 | 등록일 2023.05.22

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전자기학실험 OR, AND, NOT 예비

게이트이다.그림 2는 NOT 게이트를 TTL(Transistor-Transistor Logic) IC로 구성한 74LS04의 핀 배치도이다. 모든 TTL(Transistor ... LS08에서 7번과 14번 단자 역시 TTL(Transistor-Transistor Logic) IC에 ＋5 V의 직류전압을 공급하기 위한 단자이다.AND 게이트 74LS08은 2 ... 이나 복잡한 기판에 서 많이 사용한다.TTLL (Transistor-Transistor Logic) Type▶ 논리 IC회로이며, 동작 전압은 0 V~5 V (Low → 1.2 ~ 1.4

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| 리포트 | 10페이지 | 2,500원 | 등록일 2021.04.07

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[서울시립대] 전자전기컴퓨터설계실험2 / Lab06(예비) / 2021년도(대면) / A+

Pre-reportSequential Logic 1날짜 :학번 :이름 :1. Introduction가. 실험의 목적Verilog HDL 언어를 사용하여 Sequential ... Logic을 설계 및 실험(Flip-Flop, Register, SIPO 등)하고, 설계한 로직을 시뮬레이션하기 위한 벤치를 작성하고 장비로 동작을 확인한다.나. 실험 이론(1) 플립 ... 플롭 회로a. 래치(Latch)- 2개의 NOR 게이트로 구성된 래치의 동작SETRESETOUTPUT00변화 없음10Q = 101Q = 011Invalid (Q = / Q = 0)b

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| 리포트 | 16페이지 | 2,000원 | 등록일 2022.07.16

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VHDL을 통해 구현한 ShiftRegister 실습보고서

는 비트가, 오른쪽의 가장 첫 비트로 이동한다. 버려지는 값이 없지만, 부호비트(MSB)가 바뀔 수 있다는 단점이 있다.그림5. Circular shift4-2) logical s ... , dir=0, Logical R 실행475ns111100101101110111Logical R 1회485ns111100101100110011Logical R 2회490ns ... 됩니 edge 마다 Logical R 실행(2회)12. 490ns~505ns : reset=1, enable=1, mode=10, dir=1이므로 rising edge

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| 리포트 | 16페이지 | 2,000원 | 등록일 2020.12.24

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디지털회로 실험 보고서 전체본

^BF로 표시하며 ‘A and B’로 읽는다.OR 게이트2개 이상의 입력 단자와 1개의 출력 단자로 구성된다. OR 논리는 논리합(logical sum)을 말하며, 어느 한 입력이 1 ... [학습목표] AND 게이트와 OR게이트의 논리 동작을 실험한다. NOT 게이트의 논리 동작을 실험한다. 1.1 기초 이론AND 게이트2개 이상의 입력 단자와 1개의 출력 단자 ... 로 구성된다. AND 논리는 논리곱(logical product)을 말하며, 모든 입력이 1일 때 1이 출력된다. 스위치를 닫을 때를 1이라 하면 스위치 A와 B를 모두 닫을 때, 즉

리포트 | 28페이지 | 5,000원 | 등록일 2024.06.28

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한양대 디지털 IC 개요 및 조합논리회로

, NAND 등 GATE를 그린다.Logic Circuit을 통해 회로에 직접 설계해보며 입력 데이터를 각각 다르게 주며 바뀌는 출력 데이터를 알아낸다.Chapter 2. 관련 이론 ... Chapter 1. 실험 목적Truth Table을 통해 Karnaugh Map (K-map)을 작성해본다. 작성한 K-Map을 통해 Logic Circuit을 AND, OR ... . Algebraic(대수) 간략화 방식 2. K-MAP 3. Quine-McCluskey 방식이 있다. 1번은 정확하지만 한 눈에 보기 어려운 단점이 있고, 3번은 표를 이용

리포트 | 5페이지 | 2,000원 | 등록일 2023.03.21

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연세대 전기전자공학부 20-2학기 기초디지털실험 6주차 예비보고서

programmable logic(PL).2. Theory- SoCSoC(System on Chip) is an integrated circuit that holds the ... 1. ObjectivesThe goal of this experiment is learn ARM processor and carry out the basic logic. In ... entire components of a computer or electronic system in one chip. CPU and logic core are implemented in

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| 리포트 | 3페이지 | 1,000원 | 등록일 2021.04.15 | 수정일 2021.10.06

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