"전전설2 4주차"의 검색결과 입니다.

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+시립대 전전설2 Velilog 결과리..등록일 2021.04.16 | 총 4,501자 | 14페이지 | 1,000원
+시립대 전전설2 Velilog 예비리..등록일 2021.04.16 | 총 4,244자 | 14페이지 | 1,000원

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"전전설2 4주차" 검색결과 1-20 / 12,328건

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시립대 전전설2 Velilog 예비리포트 4주차

Verilog HDL 미습 4주차예비리포트Major전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit date ... 을 때 sum 은 1이 나온다. 이는 xor게이트를 보여주는 것이고 나머지 문장은 and 게이트를 나타내 주는 것이다.(2) 테스트 벤치 작성 후 컴파일(3) 시뮬레이션2) 전가산기 ... 를 작성하였다. a+b의 값이 01111보다 클 때 Cout이 1 나오도록 always문을 설정해주었다.(2) 테스트 벤치 작성 후 컴파일(3) 시뮬레이션4) XOR게이트를 이용한 감산

리포트 | 14페이지 | 1,000원 | 등록일 2021.04.16

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시립대 전전설2 Velilog 결과리포트 4주차

Verilog HDL 실습 4주차 결과 리포트Major전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit ... 는 방법이 같다.2) 연산회로 종류(1) 반가산기 : 두 개의 입력 비트(A, B)를 더하여 합(S)과 자리 올림 수(C)를 산출하는 논리 회로.(2) 전가산기 : 두 개의 입력 ... 시킨 회로).(3) 4비트 가산기 : 전가산기가 1비트의 값을 더한 가산기라면, 멀티 비트 가산기(Multi-Bit Adder)인 4비트 가산기를 설계하여 보자.(4) 감산기 : 두 개

리포트 | 14페이지 | 1,000원 | 등록일 2021.04.16

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서울시립대학교 전전설2 4주차 예비레포트(코딩 성공적, A+, 10점 만점 11점)

omplement (2진 보수) 방식으로 -8~7의 정수를 4비트로 표현하는 방식을 조사하시오. HYPERLINK \l "주석2"[2]2의 보수란 어떤 수를 자릿수가 1자리 더 많고, 가장 높 ... 은 자리가 1이며, 나머지가 0인 수를 빼서 얻은 수를 의미한다.간단한 예시를 확인해보자. 4bit의 저장공간을 차지하는 임의의 수를 A라 할 때, 이 수의 2의 보수를 구해보 ... 자.(A의 2의 보수) = 10000(4bit + 1) – A 이다.만일 계산의 결과가 처음 A의 저장공간보다 더 커진 경우는 가장 높은 자리의 숫자를 버리면 된다.이제 이를 활용하여

리포트 | 16페이지 | 2,000원 | 등록일 2020.07.22 | 수정일 2020.09.15

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서울시립대학교 전전설2 4주차 결과레포트(코딩 성공적, A+, 10점 만점 11점)

omplement (2진 보수) 방식으로 -8~7의 정수를 4비트로 표현하는 방식을 조사하시오. HYPERLINK \l "주석2"[2]2의 보수란 어떤 수를 자릿수가 1자리 더 많 ... 고, 가장 높은 자리가 1이며, 나머지가 0인 수를 빼서 얻은 수를 의미한다.간단한 예시를 확인해보자. 4bit의 저장공간을 차지하는 임의의 수를 A라 할 때, 이 수의 2의 보수 ... 를 구해보자.(A의 2의 보수) = 10000(4bit + 1) – A 이다.만일 계산의 결과가 처음 A의 저장공간보다 더 커진 경우는 가장 높은 자리의 숫자를 버리면 된다.이제 이

리포트 | 26페이지 | 2,000원 | 등록일 2020.07.22 | 수정일 2020.09.16

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(완전 세세한 정리, 끝판왕) 시립대 전전설2 4주차 Lab04 예비 레포트 Combinational Logic 1

의 정수를 4비트로 표현하는 방식Module instantiation에서 포트의 순서에 의한 매핑과 이름에 의한 매핑전가산기를 예로 들어 Module instantiation ... 가산기의 입력은 x, y이고 출력은 s1, c1이다. 이를 각각 연결해준 것이다.Half_adder U1 ( .a(z), .b(s1), .s(s), .c(c2));두번째 반가산기 ... 의 입력은 s1, z이고 출력은 s, c2이다. 이를 각각 연결해준 것이다.▶이름에 의한 매핑Half_adder U0 (x, y, temp_s1, temp_c2 );Half

리포트 | 13페이지 | 2,000원 | 등록일 2020.07.27 | 수정일 2020.09.24

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[서울시립대] 전전설3 전자전기컴퓨터설계실험3 4주차 OP-AMP2 (결과레포트+LTspice 파일)

"[서울시립대] 전전설3 전자전기컴퓨터설계실험3 4주차 OP-AMP2 (결과레포트+LTspice 파일)"에 대한 내용입니다.

리포트 | 2,500원 | 등록일 2021.10.03 | 수정일 2021.10.15

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(완전 세세한 정리, 끝판왕) 시립대 전전설2 4주차 Lab04 결과 레포트 Combinational Logic 1, 전자전기컴퓨터설계실험2,

입력 모두 1일 때 캐리가 발생하게 된다. 실험결과 두 입력모두 1을 넣었을 때 LED2에서 전원이 들어옴을 확인할 수 있었다.(2) One bit 전가산기1) 1비트 반가산기 ... bit_Full_adder4bit_Full_adder test bench4bit_full_adder simulation4bit_full_adder pin2) combo box를 통한 ... 동작 결과입력a=0111 b=1100출력 cout:1, s=0011LED1은 cout을 나타내고 LED2~5는 s를 나타낸다. 실험결과 원하는 값을 얻을 수 있었다.4bit

리포트 | 18페이지 | 2,000원 | 등록일 2020.07.27 | 수정일 2020.09.24

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[전자전기컴퓨터설계실험2] A+ 서울시립대학교 전전설2 4주차 예비+결과(코드포함) Combinational_Logic_Design_1 Arithmetic_Logic and Comparator

다.2.4-bits Subtractor아래 그림은 예비보고서에서 설계했던 4비트 전감산기의 시뮬레이션 결과이다. 입력이 각각 4비트 이기 때문에 모든 경우의 수를 확인할 수 없 ... Subtractor아래 그림은 예비보고서에서 설계했던 전감산기(FS)의 시뮬레이션 결과이다. testbench를 통해 모든 경우의 수를 넣어주었기 때문에 정상 작동 여부를 완벽히 확인할 수 있 ... 보고서에서 정리한 감산기의 예상 결과표는 아래와 같고, 이를 바탕으로 실제 실험 결과와 비교한 표는 그 아래에 작성하였다.2.4-bits Subtractor 아래 표는 시뮬레이션

리포트 | 7페이지 | 2,000원 | 등록일 2021.03.26 | 수정일 2021.12.14

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(서울시립대 전전설3) [종합2등(A+), 성적증명] 4주차 예비레포트+MATLAB코드+LTSpice회로+교수님피드백 - Op-Amp Based 1st/2nd-Order Active Filter Frequency Responses

]의 수식을 바탕으로 R의 값을 결정하면ω_c=1/α=1/(C_1 R_1 )=2πf_c=30000π(R_1=1/(30000πC_1 )=(10^4)/3π=1061.03∼1000[Ω] ... I.IntroductionI.1.Goals1st/2nd order active filter를 설계하고 그 frequency response를 측정하여 이론적으로 계산한 값과 비교 ... 한다.I.2.Purposes of documentation실험에 앞서 MATLAB과 LTspice tool을 이용하여 필요한 이론적인 값을 점검할 수 있다.II.Summary of

리포트 | 7페이지 | 3,000원 | 등록일 2021.12.31 | 수정일 2022.01.05

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(서울시립대 전전설3) [종합2등(A+), 성적증명] 4주차 결과레포트+MATLAB코드+실험데이터+교수님피드백 - Op-Amp Based 1st/2nd-Order Active Filter Frequency Responses

I. IntroductionI.1.Purpose본 실험은 Op-Amp를 사용하는 Active Filter 중 1st/2nd-order LPF와 2nd-order Band-pass ... Setup다음 Figure 1,2,3은 각각 Exper. 1,2,3에서 실제로 사용한 회로 구성을 Tinkercad®를 이용하여 R_L=50 Ω으로써 모델링한 것이다. 여러 소자 ... termination은 High-Z로 세팅하였다.< 중 략 >DiagramFigure 4는 Exper. 1에서의 Frequency Response를 ideal Op-Amp(검정

리포트 | 7페이지 | 3,000원 | 등록일 2021.12.31 | 수정일 2022.01.05

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시립대 전전설2 [4주차 예비] 레포트

전자전기컴퓨터설계실험 ⅡPre-report4주차: Combinational Logic을 설계 및 실험1. Introduction (실험에 대한 소개)가. Purpose of ... 지만, 대부분의 가산기는 2진수의 합을 계산한다. 2의 보수나 1의 보수를 이용하여 음수를 표현하는 경우, 가산기를 가감산기로 이용한다.전가산기전가산기는 반가산기 2개와 논리합 1 ... ) 실험 순서1. 프로젝트 생성 및2. Text file 작성 후 코딩3. Synthesize, Implement Design Compile 실행 확인4. Implementation

리포트 | 8페이지 | 2,000원 | 등록일 2019.07.29

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시립대 전전설2 [4주차 결과] 레포트

의 값인 맨처음 LED1에만 빛이 들어오는 것을 확인이 가능하다.4비트 가산기A4A3A2A1B4B3B2B1CS4S3S2S10010100001010전가산기도 반가산기와 거의 비슷 ... 전자전기컴퓨터설계실험 ⅡPost-report4주차: Combinational Logic을 설계 및 실험1. Introduction (실험에 대한 소개)가. Purpose of ... 있지만, 대부분의 가산기는 2진수의 합을 계산한다. 2의 보수나 1의 보수를 이용하여 음수를 표현하는 경우, 가산기를 가감산기로 이용한다.전가산기전가산기는 반가산기 2개와 논리합

리포트 | 12페이지 | 2,000원 | 등록일 2019.07.29

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서울시립대 전자전기설계2(전전설2) 4주차 사전보고서

) 방식으로 ?8 ~ 7의 정수를 4비트로 표현하는 방식을 조사하시오.4비트 안에서 양수와 음수를 표현하는 방법은 2진 보수 방식을 사용하는데, 정확히 말하면 2의 보수라는 것 ... 여 1010이란 수를 만들고 여기에 1을 더하면 1011인데, 이 수가 바로 2의 보수이다. 여기서 보수의 특징을 알 수 있는데, 원래의 0101이랑 1010을 더하면 그 수는 4비트 ... 하는데, 이 수가 1이면 음수이고, 0이면 양수임을 쉽게 알 수 있다.최종적으로 n비트 내에서 표현할 수 있는 수는 -(2^(n-1)) ~ 2^(n-1) - 1 이다. 4비트 내

리포트 | 6페이지 | 1,500원 | 등록일 2019.10.13

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서울시립대 전자전기설계2(전전설2) 4주차 결과보고서

다 눌러 (1,1)이라는 입력값을 주면 c의 값을 나타내는 9번 LED에 불이 들어왔다. 즉 반가산기의 진리표와 정확히 일치하는 결과를 얻었다.2. 실습2 (1비트 전가산기 설계 ... )실습2에서는 각각의 위 모듈 인스턴스와 행위수준 모델링, 두 가지의 방법으로 1비트 전가산기를 설계하였다.위 사진처럼 모듈 인스턴스 방식을 사용하였는데, 기존에 작성하였던 반가산 ... 버튼을 2개 누르면 Cout값에 해당하는 1번 LED에 불이 들어왔으며, 3개의 입력값을 모두 입력하면 S와 Cout값에 해당하는 1번, 9번 LED 모두 불이 들어왔다. 즉 전가산

리포트 | 11페이지 | 1,500원 | 등록일 2019.10.13

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전자전기컴퓨터설계실험2(전전설2)4주차결과

. 보수란 말 그대로 채워주는 수라 할 수 있는데 예를 들어 세 자리 십진수에서 1의 보수는 99라 할 수 있다. 컴퓨터의 경우 2진수를 사용하므로 예를 들어 네 자리 이진수 ... , Adder, Mux 등이 있다.다. 감산기4bit 가산기와 마찬가지로 하위 모듈들로 구성된다. 가산기의 경우 반가산기들의 상위 모듈인 전가산기가 4bit 가산기를 만들었던 것처럼 감산 ... 를 생성새 프로젝트를 생성할 때 프로젝트의 종류를 설정해주어야 한다. HDL의 문법을 이용하여 원하는 게이트를 구현하기 위해서 project 파일을 HDL로 설정하여 생성한다.2

리포트 | 19페이지 | 1,500원 | 등록일 2016.01.14 | 수정일 2017.02.10

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전자전기컴퓨터설계실험2(전전설2)4주차예비

의 표현을 한다. 보수란 말 그대로 채워주는 수라 할 수 있는데 예를 들어 세 자리 십진수에서 1의 보수는 99라 할 수 있다. 컴퓨터의 경우 2진수를 사용하므로 예를 들어 네 자리 ... gate, Adder, Mux 등이 있다.다. 감산기4bit 가산기와 마찬가지로 하위 모듈들로 구성된다. 가산기의 경우 반가산기들의 상위 모듈인 전가산기가 4bit 가산기를 만들 ... 는 User Clock으로 구성된다.2. Methods가. 모델링 시작1. HDL project를 생성새 프로젝트를 생성할 때 프로젝트의 종류를 설정해주어야 한다. HDL의 문법

리포트 | 16페이지 | 1,500원 | 등록일 2016.01.14 | 수정일 2017.02.10

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시립대 전전설2 Velilog 예비리포트 3주차

시뮬레이션 결과4) 4bit Full Adder –4 1bit Full Adder (Behavioral Modeling)code시뮬레이션 결과참고 문헌전전설 교안 ... Verilog HDL 실습 3주차예비리포트Major전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit date ... bit Full Adder –Behavioral Modeling4bit Full Adder – 2 1bit Full Adder (Behavioral Modeling) + 1bit

리포트 | 9페이지 | 1,000원 | 등록일 2021.04.16

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시립대 전전설2 Velilog 결과리포트 5주차

Verilog HDL 실습 5주차 결과 리포트Major전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit ... 만 High값이 출력되고, 나머지 출력단자에서는 Low값이 출력된다.그중 3x8 디코더는 3개의 입력선과 8개의 출력선을 갖는 디코더를 의미한다.CBAO7O6O5O4O3O2O1O ... 해서 출력하는 회로이다. Select Input의 비트 수는 경우의 수를 고려해서 정해준다. 2:1MUX에서 Select Bit는 1비트이다. (2개중에 하나를 고르는 것이기 때문

리포트 | 16페이지 | 1,000원 | 등록일 2021.04.16

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[검증된 코드 & 복사가능, 학점A+] 전전설2 8.Peripherals - 예비+결과+성적인증 (서울시립대)

오차율은 모두 0.5% 미만으로 일반적인 실험 대비 매우 정확한 값에 속하지만 Piezoelectric speaker에 의한 전자적인 출력이므로 우발오차가 개입하기 어렵다는 점을 고려하면 정밀하지 못한 결과라고 볼 수도 있다.이에 대하여 ①주변 소음에 의한 random..

리포트 | 29페이지 | 3,500원 | 등록일 2021.07.10 | 수정일 2021.11.10

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서울시립대 전자전기컴퓨터설계실험1 레포트(예비,결과/프로젝트 포함)

을 사용했기 때문에 두 번째 실험에서 당연히 오차가 생길 수밖에 없었다. 3.2번과 3번 회로는 직렬연결이어서 BreadBoard로 구현하기 쉬웠는데, 4번회로는 병렬연결이어서 조금 더 ... 0.초록이번 실험의 목적은 전원공급기의 사용법과 멀티미터를 통해 저항, 전류, 전압을 측정하는 방법 그리고 breadboard(빵판)의 사용법을 익히는 것이 ... 다. breadboard를 사용하여 회로를 구성하고, 교안을 참조하여 전원공급기의 전선을 연결하였다. 전압은 병렬, 전류는 직렬로 멀티미터를 연결하여 값을 측정하였고, 결과는 예비레포트

리포트 | 12페이지 | 30,000원 | 등록일 2022.09.24

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