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전전설2 성결대 논리회로 실험12 멀티플렉서 4bitfulladder 두더지 잡기 센서입력처리
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"논리회로설계및실험" 검색결과 581-600 / 1,725건

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    7-세그먼트 표시기와 디코더 결과보고서A+
    를 설계한다.2. 자료 및 관찰TL = 0일 때 7세그먼트에 불이 들어오는 모습이다. 위 사진을 봤을 때 회로와 7-세그먼트는 정상 작동함을 알 수 있다. 이후 0~9까지 실험할 때 ... 논리회로설계에서 학습한 내용들(디코더, BCD, 플립플롭 등)을 상기하는 시간을 가졌고 이론과 실습을 접목시킨 점에서 의미가 깊다.고찰문제아래의 [그림 10 – 1]74138 ... 는 BCD-to-7 세그먼트 디코더에서 입력에 대한 출력값을 나타낸 것이다.3. 결과 분석이번 실험은 7-세그먼트 디코더를 이해하여서 이를 회로로 구현하는 것이다. 이를 알기 위
    리포트 | 9페이지 | 1,000원 | 등록일 2020.03.05 | 수정일 2020.03.12
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  • 자료 표지
    전자전기컴퓨터설계실험2(전전설2) (1) TTL Gates Lab on Breadboard
    되었다.그러나 바이폴러 트랜지스터를 사용했기 때문에 소비전력이 크고, 고집적화 및 고속화되지 않아서 CMOS 논리 IC 기술의 발달로 논리 회로의 주력 자리를 CMOS에게 양보했다.[사진 ... 설계실험2담당 교수전공 학부전자전기컴퓨터공학부학번성명제출 일자목 차Ⅰ. 서론 (03)1. 실험 목적 (03)2. 실험 이론(03)2.1. TTL (03)2.2. OR Gate ... . 서론1. 실험 목적논리 연산 OR, XOR에 대해 알아보고 OR 게이트와 XOR 게이트의 작동을 확인한 후 이를 이용하여 반가산기와 전가산기를 제작한다.2. 실험 이론2.1
    리포트 | 19페이지 | 2,000원 | 등록일 2019.10.06 | 수정일 2021.04.29
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  • 자료 표지
    [예비레포트] R, L, C 수동소자와 TTL IC
    할 수 있도록 하였다. TTL IC칩은 내부 회로구성 설계 방식에 따라 Bipolar와 CMOS방식으로 제작되며 집적도, 전력소모 및 처리속도 등을 7400시리즈 중간에 영문을 넣 ... 측정 보다는 AC전압을 측정하기 위하여 개발된 방비로 아날로그 전압의 주파수, 진폭등의 변화를 그려주는 기능을 한다.실험회로 및 시뮬레이션결과실험 5-1. 회로유의사항실험과정 ... 한다.실험 5. 소자에 인가되는 전압 및 흐르는 전류 측정DC아날로그 회로: 주어진 회로 구성그림 (a)와 같은 회로에 대한 각 저항 양단에 걸리는 전압과 저항에 흐르는 전류 값
    리포트 | 6페이지 | 1,000원 | 등록일 2019.05.02
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    [기초전자회로실험1] "Verilog HDL을 이용한 로직게이트 설계 및 FPGA를 통한 검증 (NAND2, NOR2, XOR2)" 결과보고서
    1Result report Electronic Engineering기초전자회로실험1Verilog HDL을 이용한 로직게이트 설계 및 FPGA를 통한 검증 (NAND2, NOR2 ... , XOR2)자료는 실제 실험을 바탕으로 작성되었으며,보고서 평가 A+기초전자회로실험1 과목 A+받은 자료입니다.1. 실험제목Verilog HDL을 이용한 로직게이트 설계 및 ... Programmable Gate Array(FPGA) board의 용도 및 기능을 파악하고 설계한 Digital IC를 검증하는 방법을 익힌다.3. 실험결과NAND2 (0,0)NAND
    리포트 | 3페이지 | 1,500원 | 등록일 2019.03.18 | 수정일 2019.03.29
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  • 자료 표지
    [기초전자회로실험1] "Verilog HDL을 이용한 로직게이트 설계 및 FPGA를 통한 검증 (NAND2, NOR2, XOR2)" 예비보고서
    1Preliminary report Electronic Engineering기초전자회로실험1Verilog HDL을 이용한 로직게이트 설계 및 FPGA를 통한 검증 (NAND2 ... , NOR2, XOR2)자료는 실제 실험을 바탕으로 작성되었으며,보고서 평가 A+기초전자회로실험1 과목 A+받은 자료입니다.1. 실험제목Verilog HDL을 이용한 로직게이트 설계 ... .② Field Programmable Gate Array(FPGA) board의 용도 및 기능을 파악하고 설계한 Digital IC를 검증하는 방법을 익힌다.회로부품Field
    리포트 | 7페이지 | 1,500원 | 등록일 2019.03.18 | 수정일 2019.03.29
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  • 자료 표지
    [기초전자회로실험1] "Verilog HDL을 이용한 Full Adder와 Half Adder의 설계 및 FPGA를 통한 검증" 결과보고서
    1Result report Electronic Engineering기초전자회로실험1Verilog HDL을 이용한 Full Adder와 Half Adder의 설계 및 FPGA ... 로 확인하는 실험이다. 실제 디지털 회로에서 각 논리게이트에 해당하는 연산자를 베릴로그로 나타내고 출력값을 LED를 통해 확인하는 과정으로 이루어진다. 실제 실험에서 문법오류 및 일부 ... 제목Verilog HDL을 이용한 Full Adder와 Half Adder의 설계 및 FPGA를 통한 검증2. 실험목적① 1-bit Full Adder와 Half Adder의 심볼
    리포트 | 6페이지 | 1,500원 | 등록일 2019.03.19 | 수정일 2019.03.29
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    시립대 전전설2 [2주차 예비] 레포트
    )가. Purpose of this Lab이번 실험에서는 Verilog HDL 언어를 사용하여 논리회로를 설계하는 방법을 배운다. 비트 단위 연산자를 이용하는 실험과 Gate Primitive ... 전자전기컴퓨터설계실험 ⅡPre-report2주차: HDL을 사용한 디지털회로 설계 툴 (Xilinx ISE) 사용법1. Introduction (실험에 대한 소개 ... 를 사용하는 방법, Behavioral modeling을 이용한 설계방법을 실험을 통해서 실시한다. 설계한 로직을 시뮬레이션 하기 위해 테스트 밴치까지 작성을 한다.나
    리포트 | 8페이지 | 2,000원 | 등록일 2019.07.29
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  • 자료 표지
    플립플롭 실험보고서
    의 경우에도 JK플립플롭에서 J와K가 합쳐진 형태와 같다. 의 특성식을 가지며, T 플립플롭은 카운터 및 주파수 분주회로 등의 스테이트 머신 설계에 유용하게 사용된다.3. 실험 ... 예비보고3.1 NAND 게이트로 구성된 R-S 플립플롭을 설계하라.3.2 [그림 7-2]의 회로도에 Clear 및 Preset 기능을 추가하라.3.3 T 플립플롭에 대한 특성표 ... - NAND 게이트- AND 게이트- 인버터5. 실험방법 및 순서5.1 [그림 7-1]의 R-S 플립플롭 회로를 결선하고 [표 7-1], [표 7-2]와 같이 동작하는지 확인하고 그
    리포트 | 12페이지 | 1,000원 | 등록일 2020.04.26
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  • 자료 표지
    [기초전자회로실험1] "Verilog HDL을 이용한 Seven-segment display의 설계 및 FPGA를 통한 검증" 결과보고서
    1Result report Electronic Engineering기초전자회로실험1Verilog HDL을 이용한 Seven-segment display의 설계 및 FPGA를 통한 ... Verilog HDL을 이용한 Seven-segment display의 설계 및 FPGA를 통한 검증2. 실험목적① BCD code, Seven-segment display에 대한 ... 이론 및 회로② Seven-segment display의 심볼 및 동작을 이해하고, 이를 응용하여 4-bit Adder의 설계 방법을 익힌다.③ Seven-segment
    리포트 | 3페이지 | 1,000원 | 등록일 2019.03.23 | 수정일 2019.04.01
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  • 자료 표지
    시립대 전전설2 [3주차 결과] 레포트
    this Lab이번 실험에서는 Verilog HDL 언어를 사용하여 논리회로를 설계하는 방법을 배운다. 비트 단위 연산자를 이용하는 실험과 Gate Primitive를 사용 ... 전자전기컴퓨터설계실험 ⅡPost-report3주차: Logic Design using Verilog HDL1. Introduction (실험에 대한 소개)가. Purpose of ... 하는 방법, Behavioral modeling을 이용한 설계방법을 실험을 통해서 실시한다. 테스트 벤치로 예비레포트에서 작성한 실험을 토대로 실제 실험에서 키박스에 프로그래밍을 하
    리포트 | 10페이지 | 2,000원 | 등록일 2019.07.29
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    서강대학교 디지털논리회로실험 - 실험 7. Finite State Machines 예비 보고서
    디지털논리회로실험예비 보고서[8주차]실험 7. Finite State Machines1. 실험 목적1) Finite state machine (FSM) 회로를 설계하고 분석할 수 ... : 2-Input OR gate4. 실험 과정 및 예상 결과1) 중간고사 1-(a)번의 회로를 TTL과 FPGA(schematic)로 구현하여 동작 확인최소화된 상태표 및 카르노맵 ... 의 신호로 동기화되지 않은 카운터T 플립플롭을 이용한 3비트 Up-카운터의 회로 및 타이밍 다이어그램은 아래와 같다. [그림 2] 에서 확인할 수 있듯 클럭 신호가 플립플롭을 거쳐
    리포트 | 12페이지 | 1,000원 | 등록일 2020.04.20 | 수정일 2020.04.24
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  • 판매자 표지 자료 표지
    제10장 래치와 플립플롭 예비보고서
    의 동작원리를 이해한다.- 플립플롭의 동작을 실험을 통해 이해한다.2) 이론 및 실험- 순차논리회로디지털회로는 크게 조합논리회로(combinational logic)와 순차논리회로(s ... 제10장 래치와 플립플롭-예비보고서-1) 실험의 목표- 순차논리회로에 대한 개념을 이해한다.- 래치의 동작원리를 이해한다.- 래치의 동작을 실험을 통해 이해한다.- 플립플롭 ... equential logic)로 분류된다.조합논리회로는 현재의 순간의 출력이 현재 순간의 입력에 의해서 결정되는 논리회로이다.순차논리회로는 현재 순간의 출력이 현재 순간의 입력
    리포트 | 15페이지 | 1,500원 | 등록일 2020.02.11
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  • 자료 표지
    동기식 카운터 레포트
    결과를 확인하시오.① 계수표③ 간략화 및 방정식[응용실험1]4.실험사진[기초실험1]5.고찰이번 실험은 동기식 카운터의 동작 특성을 이해하고 특성방정식을 이용한 동기식 카운터 설계 ... 동기식 카운터1. 실험목적① 동기식 카운터의 동작 특성 이해② 동기식 카운터의 설계③ 특정방정식을 이용한 동기식 카운터 설계2. 배경이론? 동기식 카운터동기식 카운터는 모든 플립 ... 플롭의 클럭단자에 연결하여 동시에 동작시키는 방식이다. 비동기식에 비하여 동작속도가 빠르지만 설계과정이 복잡하다.? 특성 방정식을 이용한 동기식 카운터 설계플립플롭의 출력 논리
    리포트 | 5페이지 | 1,000원 | 등록일 2019.06.21
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    [디지털공학실험] 논리회로의 간소화, 예비레포트
    논리회로의 간소화예비 레포트1. 실험제목 : Chapter 8. 논리회로의 간소화2. 실험목적? 무효 BCD-코드 감지기에 대한 진리표 작성? 카르노 맵을 이용한 표현식의 간소 ... 화? 간소화된 표현식을 구현하는 회로의 구성 및 시험? 회로 내 결함에 의한 영향 예측3. 실험 장비 및 부품7400 NAND 게이트모든 입력이 1인 경우 0이 출력되며 그 외 ... 은 4가지가 될 수 있다. 이 조합을 매스(mass) 눈의 집합으로 구성한 것을 카르노 도표라고 하며, 논리회로, 스위치회로 등의 설계에 있어서 그 대수식를 간단하게 취급할 수가 있
    리포트 | 4페이지 | 1,000원 | 등록일 2019.04.10
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    실험보고서 양식
    기초전자전기실험 보고서: PLC제어▶ 과목명: 기초전자전기실험▶ 전공: 기계공학부▶ 분반:▶ 학번:▶ 이름:▶ 실험날짜:I. 실험목적1. RLC 직렬 및 병렬 회로를 직접 구성 ... 에 대 하여 알아본다.II. 실험 이론1. RLC 회로 : p2. 아날로그 제어와 PLC제어 비교III. 실험순서 및 방법1. R2. R3. P4.5.6.7.IV. 실험결과1. 래더 ... 해본다.2. RLC 회로의 임피던스, 어드미턴스, 리액턴스, 위상각, 공진주파수에 대하여 알아 본다.3. 오실로스코프와 함수 발생기를 이용하여 직렬 및 병렬 공진회로와 공진 특성
    리포트 | 6페이지 | 1,000원 | 등록일 2020.01.04
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    RS-Latch와 D-Latch
    의 정보를 데이터가 바뀌기 전까지 계속 유지하는 회로이다. 따라서 출력 Q을 0 또는 1로 상태전이가 필요하다. 래치 종류에 따라 입력은 한개 또는 두개를 사용한다. 논리 회로 ... 지만, 이 출력이 메모리를 포함하는 추가 시스템의 클럭 신호로 기능할 경우, 시스템은 설계된 동작에서 빠르게 벗어날 수 있습니다. 예를 들어, 한 입력에 논리 신호 A가 공급되고 다른 ... latch① NOR(7402), AND(7408) 및 INV(7404, 실제에서는 7402의 남은 gate를 쓰는 것이 편리하다.)를 사용하여 그림 2와 같이 회로를 꾸민다. D
    리포트 | 5페이지 | 1,000원 | 등록일 2019.06.25 | 수정일 2021.06.28
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    [기초전자회로실험2] Verilog 언어를 이용한 Sequential Logic 설계 예비레포트
    1Preliminary report Electronic Engineering기초전자회로실험Verilog 언어를 이용한 Sequential Logic 설계자료는 실제 실험을 바탕 ... (Test bench)테스트벤치는 HDL 로 설계한 논리회로를 시뮬레이션 검증을 하기 위해 사용한다. FPGA 등의 기계가 없이 테스트를 할 수 있으므로 회로 테스트에 용이 ... 으로 작성되었으며,보고서 평가 A+기초전자회로실험 과목 A+받은 자료입니다.본 문서는 나눔글꼴 기준으로 되어있습니다. (네이버 나눔글꼴)1. 실험제목Verilog 언어를 이용
    리포트 | 7페이지 | 1,000원 | 등록일 2019.03.27 | 수정일 2019.04.01
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    시립대 전전설2 [2주차 결과] 레포트
    전자전기컴퓨터설계실험 ⅡPost-reportHDL을 사용한 디지털회로 설계 툴 (Xilinx ISE) 사용법1. Introduction (실험에 대한 소개)가. Purpose ... 과 같이 A, B를 각각 입력 단자로 하는 논리합은 S, 자리올림은 C로 나온다. 그러나 이 AND, OR, NOT 등을 사용한 간단한 회로에서는 더욱 하위에서의 자리올림을 처리 ... 를 받아서 윗단의 계산을 할 수 있으므로 동작시간이 비교적 길게 걸린다는 단점이 있다.2. Materials & Methods (실험 장비 및 재료와 실험 방법)가. 실험을 통해
    리포트 | 8페이지 | 2,000원 | 등록일 2019.07.29
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    시립대 전전설2 [1주차 결과] 레포트
    전자전기컴퓨터설계실험 ⅡPost-reportHDL을 사용한 디지털회로 설계 툴 (Xilinx ISE) 사용법1. Introduction (실험에 대한 소개)가. Purpose ... LED를 점등하는 것이다. 이 실험의 가장 큰 핵심은 논리회로가 작동하는 원리를 파악하는 것과 논리회로의 HIGH, LOW 등이 스위치 등으로 ON OFF 식으로 인가되는 것을 여러 ... 과 같이 A, B를 각각 입력 단자로 하는 논리합은 S, 자리올림은 C로 나온다. 그러나 이 AND, OR, NOT 등을 사용한 간단한 회로에서는 더욱 하위에서의 자리올림을 처리
    리포트 | 10페이지 | 2,000원 | 등록일 2019.07.29
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    [논리회로 및 실험1 결과보고서] 실험 13. 디멀티플렉서를 이용한 조합 논리 결과보고서
    결과보고서실험 13. 디멀티플렉서를 이용한 조합 논리과목명담당교수담당조교학과제출일학번/이름1. 실험목표* 디멀티플렉서를 이용한 다중 출력 조합 논리 회로의 설계* 오실로스코프 ... 를 이용하여 카운터-디코더 회로의 타이밍 다이어그램 작성2. 데이터 및 관찰내용이번 실험인 교통신호 제어논리에서의 관찰내용 및 데이터는 다음과 같다.여기서 G1 G0 는 그레이코드 ... 은 위 교통신호 제어논리에 대한 진리표이다.3. 결과 및 결론이번 실험은 디멀티플렉서를 사용하는 실험이었는데, 이전 실험인 멀티플렉서를 사용한 제어논리보다 조금 더 복잡한 실험이
    리포트 | 5페이지 | 2,000원 | 등록일 2019.04.26 | 수정일 2019.05.27
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2025년 07월 04일 금요일
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