[기초전자회로실험1] "Verilog HDL을 이용한 Seven-segment display의 설계 및 FPGA를 통한 검증" 결과보고서
- 최초 등록일
- 2019.03.23
- 최종 저작일
- 2018.05
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소개글
기초전자회로실험1
Verilog HDL을 이용한 Seven-segment display의 설계 및 FPGA를 통한 검증
자료는 실제 실험을 바탕으로 작성되었으며, 보고서 평가 A+기초전자회로실험1 과목 A+받은 자료입니다.
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목차
1. 실험제목
2. 실험사진
3. 실험결과
4. 고찰
본문내용
1. 실험제목
Verilog HDL을 이용한 Seven-segment display의 설계 및 FPGA를 통한 검증
2. 실험목적
① BCD code, Seven-segment display에 대한 이론 및 회로
② Seven-segment display의 심볼 및 동작을 이해하고, 이를 응용하여 4-bit Adder의 설계 방법을 익힌다.
③ Seven-segment display를 Verilog HDL을 이용하여 설계하고, FPGA를 통하여 검증하는 방법을 익힌다
<중 략>
Seven-segment display의 원리에 대해 배우고 BCD코드를 기반으로 실제 논리게이트에서는 디코더(7447)을 통해 BCD코드를 세그먼트 신호코드로 바꿔주고 세그먼트 출력을 하는 과정을 베릴로그 언어를 이용해 BCD 코드마다 각 세그먼트 a, b, c, d, e, f, g에 입력 값을 설정하고 출력하는 과정을 실험하였다. 현 실험에서는 0~9까지의 한자리를 나타내었지만 다른 7-세그먼트로 출력을 잡고 같은 코드를 추가하면 십의 자리, 백의 자리 등 더 큰 수 도 표현이 가능하다.
참고 자료
기초전자회로실험 FPGA 실습메뉴얼 2 (광운대학교)
Digital Design and computer Architercture (2nd)