[기초전자회로실험2] Verilog 언어를 이용한 Sequential Logic 설계 예비레포트

최초 등록일
2019.03.27
최종 저작일
2018.10
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소개글

기초전자회로실험
Verilog 언어를 이용한 Sequential Logic 설계 자료는 실제 실험을 바탕으로 작성되었으며, 보고서 평가 A+ 기초전자회로실험 과목 A+ 받은 자료입니다.

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목차

1. 실험제목
2. 실험목적
3. 실험장비 및 부품
4. 관련이론
5. 실험방법 및 순서
6. Vivado Simulation 결과

본문내용

1. 실험제목
Verilog 언어를 이용한 Sequential Logic 설계

2. 실험목적
① Hardware Description Language(HDL)을 이해하고 그 사용방법을 익힌다.
② Field Programmable Gate Array(FPGA) board의 용도 및 기능을 파악하고 설계한 Digital IC를 검증하는 방법을 익힌다.

관련이론
- FPGA (Field-Programmable Fate Array)

Basys3 Artix-7 FPGA Board
1985년 미국 Xilinx사에서 최초로 개발했다. PLD(Programmabe Logic Device) 이며 특징은 I/O블록, 0 내부에 소형 Logic Cell 배열되고 Logic Cell간에 배선, 구조적으로 Gate Array, 이용자가 직접 프로그램 가능(Field Programmable Gate Array)이다.

논리 요소와 프로그래밍가능 내부선이 포함된 반도체 소자
바둑판처럼 규칙적인 구획을 가진 배열 (Array)을 프로그래밍
Filed(사용자)에서 프로그래밍이 가능한 Gate array (디지털 회로 반도체)

- FPGA의 장점
간편하게 설계한 로직을 반복적으로 이식할 수 있다
빠르게 시장에 내다 팔 수 있다. (ASIC 대비)
ASIC은 한번 만드는데 대략 3~6개월 걸림 (설계상에 오류가 존재한다면 그만큼 추가적인 시간 필요)
Non-recurring Emgineering(NRE) charge를 내지 않아도 됨
FPGA는 SRAM 타입의 경우 PROM파일만 바꿔주면 부용을 바꿀수 있음
ASIC은 칩을 교체해야 하지만 FPGA는 업데이트로 해결 가능

- FPGA의 단점
대량으로 생산하는 경우 (ASIC의 양산단가에 견주기 힘듬)
FPGA에 비해 ASIC은 칩의 면적이 작음

SR플립플롭의 문제점인 입력 S와 R에 동시에 High가 들어가지 않도록 만들어 놓은 회로이다. 데이터 전송용으로 많이 쓰인다. CPU 내에서 많이 사용된다. 입력이 High일 경우 Set, 입력이 Low일 경우 Reset이다.

참고 자료

2018_기초전자회로실험2 7주차 강의자료
정보통신기술용어해설 (http://www.ktword.co.kr/index.php)
디지털공학실험 (5th Endition)

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