시립대 전전설2 [2주차 예비] 레포트

목차

1. Introduction (실험에 대한 소개)
가. Purpose of this Lab
나. Essential Backgrounds for this Lab

2. Materials & Methods (실험 장비 및 재료와 실험 방법)
가. 실험을 통해 구하고자 하는 데이터와 이를 획득하기 위한 실험 순서

3. Supposed Data and Results of this Lab (예상 실험 결과)
가. AND 게이트 시뮬레이션
나. AND GATE 설계
다. HALF ADDER GATE 설계
라. FUll ADDER GATE 설계

본문내용

1. Introduction (실험에 대한 소개)

가. Purpose of this Lab

이번 실험에서는 Verilog HDL 언어를 사용하여 논리회로를 설계하는 방법을 배운다. 비트 단위 연산자를 이용하는 실험과 Gate Primitive를 사용하는 방법, Behavioral modeling을 이용한 설계방법을 실험을 통해서 실시한다. 설계한 로직을 시뮬레이션 하기 위해 테스트 밴치까지 작성을 한다.

나. Essential Backgrounds for this Lab

Xilinx
integrated software environment 통합 소프트웨어 환경 입니다. verilog HDL이나 VHDL의 기반으로 되어있는 소프트웨어 입니다. Xilinx는 한개의 소프트웨어에 설계에 필요한 여러가지들이 자리잡고 앉아 있습니다. 매트랩하고 연동도 되고 원하는 로직 게이트들을 쉽게 설계를 할 수 있는 프로그램입니다.

Half adder
피가수 및 가수 두 개의 입력을 받아 올림수(C)의 합(S)과 새로운 올림수 두 개의 출력을 출력하는 가산, 즉 두 비트를 더하여 합과 올림수를 만들어내는 회로로 2진 비트를 쓰는 컴퓨터 회로이다. 그림과 같이 A, B를 각각 입력 단자로 하는 논리합은 S, 자리올림은 C로 나온다. 그러나 이 AND, OR, NOT 등을 사용한 간단한 회로에서는 더욱 하위에서의 자리올림을 처리하는 것이 불가능하므로 가산 회로로서는 불완전하여 이와 같은 회로를 반가산기라고 한다.

Half adder
피가수 및 가수 두 개의 입력을 받아 올림수(C)의 합(S)과 새로운 올림수 두 개의 출력을 출력하는 가산, 즉 두 비트를 더하여 합과 올림수를 만들어내는 회로로 2진 비트를 쓰는 컴퓨터 회로이다. 그림과 같이 A, B를 각각 입력 단자로 하는 논리합은 S, 자리올림은 C로 나온다.

참고 자료

https://www.xilinx.com/about/company-overview.html
https://ko.wikipedia.org/wiki/%ED%8C%8C%EC%9D%BC:Full-Adder_Propagation_Delay.svg
http://blog.naver.com/PostView.nhn?blogId=asd7979&logNo=30108683862