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"Verilog 시뮬레이션" 검색결과 21-40 / 416건

  • 자료 표지
    [Flowrian] Fibonacci 행렬 생성 회로의 Verilog 설계 및 시뮬레이션 검증
    Fibonacci 행렬값을 생성하는 회로를 설계하는데 하위 모듈로 사용되는 Ripple-Carry 덧셈기와 Register 는 파라메터를 도입하여 하나의 Verilog 코드 ... 로 다양한 종류의모듈을 설계할 수 있도록 가변적인 Verilog 코딩을 하였다.Verilog 언어를 이용하여 디지털 논리회로의 구조 설계를 배우려는 분에게 도움이 된다.1 ... . Fibonacci 행렬 생성 회로의 사양2. 가변 가능한 Ripple-Carry 덧셈기의 Verilog 설계 및 검증3. 가변 가능한 Register 의 Verilog 설계 및 검증4. Fibonacci 행렬 생성 회로의 Verilog 설계 및 검증
    리포트 | 15페이지 | 1,500원 | 등록일 2011.12.08
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  • 자료 표지
    [Flowrian] 10진 카운터 회로의 Verilog 설계 및 시뮬레이션 검증
    하여 모델링 되었으며, 테스트벤치도 Verilog로 작성하여 시뮬레이션으로 논리동작을 검증하고 결과 파형을 분석하여 설계가 올바로 되었음을 증명한다.(주)시스템 센트로이드 ... 한다. 10진 카운터 회로의 동작은 Verilog 언어가 제공하는 2가지 방식, Behavior와 Structure 관점에서 논리동작을 모델링한다.설계는 Verilog 언어를 이용 ... 의 Flowrian으로 설계되었으며 Verilog 소스를 포함하여 Flowrian 관련 모든 데이터가 제공된다.
    리포트 | 11페이지 | 1,000원 | 등록일 2011.11.05
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  • 자료 표지
    [Flowrian] 디지털 열쇄 잠금 회로의 Verilog 설계 및 시뮬레이션 검증
    본 문서에서는 아래의 모듈들은 Verilog 언어로 설계하여 시뮬레이션 검증을 하였다.- 4개의 BCD 숫자의 동일 여부 판단 : RT 수준 Verilog 설계 및 시뮬레이션 ... 검증- 4 비트 레지스터 : RT 수준 Verilog 설계 및 시뮬레이션 검증- 4 비트 4 깊이 시프트 레지스터 : 구조수준 Verilog 설계 및 시뮬레이션 검증- 3 비트 ... 카운터 : RT 수준 Verilog 설계 및 시뮬레이션 검증- 데이터 패스 : 구조수준 Verilog 설계 및 시뮬레이션 검증- 제어기 : RT 수준 Verilog 설계 및 시뮬레이션
    리포트 | 36페이지 | 2,000원 | 등록일 2011.10.04
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  • 자료 표지
    [Flowrian] Braun Array Multiplier 회로의 Verilog 설계 및 시뮬레이션 검증
    으로 구조수준에서 설계되었다.전가산기 : RT 수준 Verilog 설계 및 시뮬레이션 검증4x4 BAM 곱셈기 : 구조수준 Verilog 설계 및 시뮬레이션 검증Verilog 언어를 이용하여 전가산기 배열로 구성되는 곱셈기 설계방식을 배울 수 있다.
    리포트 | 14페이지 | 1,500원 | 등록일 2011.10.01
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  • 자료 표지
    [Flowrian] 8 Bit Adder 구조의 Verilog 설계 및 시뮬레이션 검증
    다.8비트 가산기는 Verilog 언어로 모델링 되었으며 시뮬레이션에 의해서 검증된 파형을 제공하고 있다.디지털 논리회로를 배우거나 Verilog 설계를 배우려는 분에게 도움이 되는 문서이다.
    리포트 | 16페이지 | 2,500원 | 등록일 2011.09.04
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  • 자료 표지
    [Flowrian] Arithmetic Logic Unit 회로의 Verilog 설계 및 시뮬레이션 검증
    alu8b : ALU 연산 회로Verilog 언어를 이용하여 디지털 논리회로의 구조 설계를 배우려는 분에게 도움이 된다.1. Arithmetic Logic Unit 회로의 사양 2 ... . 8 비트 레지스터 모듈의 Verilog 설계 및 검증 3. ALU 모듈의 Verilog 설계 및 검증
    리포트 | 14페이지 | 2,000원 | 등록일 2011.12.26
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  • 자료 표지
    [Flowrian] 미사일 발사 제어 회로의 Verilog 설계 및 시뮬레이션 검증
    들의 조합으로 구조수준에서 설계되었다아군 미사일을 회전시키는 유한상태머신아군 미사일 전체 동작을 제어하는 유한상태머신적군 미사일의 방향을 알려주는 테스트벤치미사일 제어 회로 존슨코드를 활용하는 예제 회로로서 Verilog 언어를 설계를 배우려는 분에게 도움이 된다.
    리포트 | 31페이지 | 1,500원 | 등록일 2011.10.01 | 수정일 2014.08.19
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  • 자료 표지
    [Flowrian] 슬라이스 확장형 ALU 구조의 Verilog 설계 및 시뮬레이션 검증
    비트 데이터를 처리할 수 있는 8 비트 ALU를 설계한다. 모든 모듈들은 Verilog 언어로 모델링 되었으며 시뮬레이션에 의해서 검증된 파형을 제공하고 있다.디지털 논리회로를 배우거나 Verilog 설계를 배우려는 분에게 도움이 되는 문서이다.
    리포트 | 23페이지 | 2,500원 | 등록일 2011.09.09
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  • 자료 표지
    [Flowrian] One-to-Ten Decoder (TTL 7442)의 Verilog 설계 및 시뮬레이션 검증
    TTL 7442 회로는 4개의 입력이 갖는 바이너리 값에 해당되는 출력만 ‘0’으로 출력되고 나머지 출력들은 ‘1’이 출력되는 디코더 회로이다.- 디코드는 코드화된 부호를 원래의 코드로 복귀시키는 회로이기 때문에 입력 단자의 비트수 합이 출력 단자의 비트수 합보다 적게..
    리포트 | 10페이지 | 1,000원 | 등록일 2014.04.24
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  • 자료 표지
    [Flowrian] Tri-State Buffer의 Verilog 설계 및 시뮬레이션 검증
    Tri-State Buffer의 동작은 Verilog 언어가 제공하는 3가지 방식, Dataflow, Behavior, Structure 관점에서 전가산기의 논리동작을 모델링 ... 한다.Verilog 언어를 이용하여 디지털 논리회로의 구조 설계를 배우려는 분에게 도움이 된다.1. Tri-State Buffer의 사양2. Dataflow 형식 Tri-State ... Buffer의 Verilog 설계 및 검증3. Behavior 형식 Tri-State Buffer의 Verilog 설계 및 검증4. Structure 형식 Tri-State Buffer의 Verilog 설계 및 검증
    리포트 | 13페이지 | 1,000원 | 등록일 2011.11.01
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  • 자료 표지
    [Flowrian] 신호등 제어 회로의 Verilog 설계 및 시뮬레이션 검증
    본 문서에서는 아래의 모듈들은 Verilog 언어로 설계하여 시뮬레이션 검증을 하였다.- 타이머 : RT 수준 Verilog 설계 및 시뮬레이션 검증- 신호등 제어 유한상태머신 ... : RT 수준 Verilog 설계 및 시뮬레이션 검증- 최상위 신호등 제어 회로 : 구조수준 Verilog 설계 및 시뮬레이션 검증Verilog 언어를 이용하여 디지털 논리회로의 구조 설계를 배우려는 분에게 도움이 된다.
    리포트 | 16페이지 | 1,500원 | 등록일 2011.10.03
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  • 자료 표지
    [Flowrian] 커피 자판기 회로의 Verilog 설계 및 시뮬레이션 검증
    커피 자판기 회로는 10개의 모듈로 구성된다.- 12 비트 레지스터 : RT 수준 Verilog 설계 및 시뮬레이션 검증- 8 입력 12 비트 멀티플렉서 : RT 수준 ... Verilog 설계 및 시뮬레이션 검증- 12 비트 비교기 : RT 수준 Verilog 설계 및 시뮬레이션 검증- 12 비트 리플 캐리 덧셈기 : RT 수준 Verilog 설계 및 ... 시뮬레이션 검증- 12 비트 덧셈 뺄셈기 : 구조수준 Verilog 설계 및 시뮬레이션 검증- 타이머 : RT 수준 Verilog 설계 및 시뮬레이션 검증- 커피 제조 회로 : 구조수준
    리포트 | 56페이지 | 2,000원 | 등록일 2011.09.24
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  • 자료 표지
    [Flowrian] 최대공약수 계산기의 Verilog 설계 및 시뮬레이션 검증
    하여 시뮬레이션으로 검증하였다. 시뮬레이션 검증파형으로 정상 동작을 검증하였다.CAD 툴은 (주)시스템 센트로이드의 Flowrian으로 Verilog 코드를 설계하고 시뮬레이션 검증 하였다. ... 본 설계는 최대공약수 (GCD, Greatest Common Divisor)을 계산하는 모듈을 레지스터 전송수준과 구조수준의 두가지 방식으로 에서 Verilog 언어을 사용 ... 하여 설계하고 시뮬레이션으로 검증한다.논리회로도 구조는 데이터패스만으로 구성되어 매 클럭 마다 반복계산을 하여 최대공약수를 구하는 방식으로 설계되었다. 레지스터, 멀티플렉서와 비교기
    리포트 | 28페이지 | 2,500원 | 등록일 2011.09.05
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  • 자료 표지
    [컴퓨터구조] quartus 2를 이용한 verilog 소스 및 코딩 시뮬레이션
    제출기한 : 11.04.06컴퓨터구조ch4담당교수학 번학 과전자통신공학이 름1. exercise 4.2?Verilog HDL File 소스*/module exercise2 ... /*?Verilog HDL File 소스?RTL Viewer 캡쳐 화면?Technology Map Viewer3. exercise 4.6 & 4.7?Verilog HDL File 소스 ... .22?Verilog HDL File 소스*/module fsm2(input clk, reset,input a, b, output y);reg [1:0] state
    리포트 | 13페이지 | 2,000원 | 등록일 2011.04.07
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  • 자료 표지
    [Flowrian] 문자 생성 광고 패널 회로의 Verilog 설계 및 시뮬레이션 검증
    문자 생성 광고 패널 회로는 아래와 같은 모듈로 구성된다. Generic 이 붙은 이유는 Verilog 코드에 parameter를 도입하여 다양한 종류의 이진 카운터나 디코더 ... 를 모델링하는 것이 가능하다는 의미이다.bincounter : Generic 이진 카운터decoder : Generic 디코더adpanel : 광고 패널 회로Verilog 언어를 이용하여 디지털 논리회로의 구조 설계를 배우려는 분에게 도움이 된다.
    리포트 | 19페이지 | 2,000원 | 등록일 2011.12.23 | 수정일 2014.08.19
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  • 자료 표지
    [Flowrian] 전가산기 (Full Adder)의 Verilog 설계 및 시뮬레이션 검증
    전가산기 (Full Adder)의 동작은 Verilog 언어가 제공하는 3가지 방식, Dataflow, Behavior, Structure 관점에서 전가산기의 논리동작을 모델링 ... 한다.Verilog 언어를 이용하여 디지털 논리회로의 구조 설계를 배우려는 분에게 도움이 된다.1. 전가산기의 사양2. Dataflow 형식 전가산기의 Verilog 설계 및 검증3 ... . Behavior 형식 전가산기의 Verilog 설계 및 검증4. Structure 형식 전가산기의 Verilog 설계 및 검증
    리포트 | 12페이지 | 1,000원 | 등록일 2011.10.29
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  • 자료 표지
    [Flowrian] 16가지 연산을 수행하는 ALU 회로의 Verilog 설계 및 시뮬레이션 검증
    1. 16가지 연산을 수행하는 ALU 회로의 Verilog 설계 및 검증 동작사양ALU (Arithmetic Logic Unit) 는 2개의 이진수를 입력 받아 덧셈, 뺄셈과 같
    리포트 | 8페이지 | 1,000원 | 등록일 2012.08.18
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  • 자료 표지
    [Flowrian] 버스를 통한 데이터 전송 회로의 Verilog 설계 및 시뮬레이션 검증
    전송 회로Verilog 언어를 이용하여 디지털 논리회로의 구조 설계를 배우려는 분에게 도움이 된다.1. 버스를 통한 데이터 전송 회로의 사양 2. 8 비트 Tri-State ... Buffer 의 Verilog 설계 및 검증 3. 8 비트 레지스터 모듈의 Verilog 설계 및 검증 4. 버스를 통한 데이터 전송 회로의 Verilog 설계 및 검증
    리포트 | 16페이지 | 2,000원 | 등록일 2011.12.27
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  • 자료 표지
    [Flowrian] 멀티플렉서 & 디멀티플렉서 회로의 Verilog 설계 및 시뮬레이션 검증
    멀티플렉서와 디멀티플렉서의 동작은 Verilog 언어가 제공하는 두가지 방식, Behavior 와 Structure 관점에서 논리동작을 모델링하고 시뮬레이션 하였다.Verilog ... 언어를 이용하여 디지털 논리회로의 구조 설계를 배우려는 분에게 도움이 된다.1. 멀티플렉서 & 디멀티플렉서 회로의 사양2. Behavior 형식 멀티플렉서 회로의 Verilog ... 설계 및 검증3. Structure 형식 멀티플렉서 회로의 Verilog 설계 및 검증4. Behavior 형식 디멀티플렉서 회로의 Verilog 설계 및 검증5
    리포트 | 21페이지 | 1,000원 | 등록일 2011.12.08
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  • 자료 표지
    [Flowrian] 패턴 감지 마이크로시퀀서 회로의 Verilog 설계 및 시뮬레이션 검증
    시퀀서 구조 설계, 입출력 단자, Verilog 모델, 테스트벤치 Verilog 모델, 시뮬레이션 결과 파형 분석 의 순서로 설명한다.Verilog 언어를 이용하여 마이크로 시퀀서 설계를 배우려는 분에게 도움이 된다.
    리포트 | 12페이지 | 1,500원 | 등록일 2011.09.28
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