[Flowrian] 8 Bit Adder 구조의 Verilog 설계 및 시뮬레이션 검증

저작시기 2011.09 |등록일 2011.09.04 파일확장자압축파일 (zip) | 16페이지 | 가격 2,500원
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소개글

본 문서는 Verilog 언어를 이용하여 Ripple-Carry 타입의 8 비트 덧셈기를 설계하고 시뮬레이션으로 검증된 파형 결과를 설명하고 있다.

기본 게이트들을 이용하여 반가산기를 설계하고, 반가산기를 이용하여 전가산기의 논리회로도를 설계한다.
계층구조의 논리회로를 Verilog 언어로 모델링 방법에 대해 지식을 습득할 수 있다.

설계는 Verilog 언어를 이용하여 모델링 되었으며, 테스트벤치도 Verilog로 작성하여
시뮬레이션으로 논리동작을 검증하고 결과 파형을 분석하여 설계가 올바로 되었음을 증명한다.

Verilog 언어를 이용하여 디지털 회로 설계를 배우려는 고객에게 유용한 자료가 된다.

목차

1. 8 비트 가산기의 설계 사양
설계 사양
2. 반가산기 (Half Adder)의 Verilog 설계 및 검증
동작 사양 / 입출력 단자 / Verilog 모델 / 테스트벤치 Verilog 모델 / 시뮬레이션 결과 파형 분석
3. 전가산기 (Full Adder)의 Verilog 설계 및 검증
동작 사양 / 입출력 단자 / Verilog 모델 / 테스트벤치 Verilog 모델 / 시뮬레이션 결과 파형 분석
4. 8 비트 가산기 (Adder)의 Verilog 설계 및 검증
동작 사양 / 입출력 단자 / Verilog 모델 / 테스트벤치 Verilog 모델 / 시뮬레이션 결과 파형 분석

본문내용

8 비트 가산기는 8 비트 이진수의 덧셈을 수행하는 모듈이다. 덧셈은 하단에서 올라오는 캐리 입력과 2개의 8비트 이진수 피연산자 (operand)를 입력받아 덧셈을 수행한 후에 8비트의 덧셈 합과 캐리를 출력한다.

본 설계에서는 8개의 전가산기를 Ripple Carry 방식으로 논리회로도를 설계한다. Ripple Carry 방식의 덧셈기는 비트수 만큼의 전가산기만을 사용하기 때문에 적은 면적으로 덧셈기를 구현할 수 있지만 딜레이는 LSB의 캐리 입력에서 MSB의 캐리 출력까지 최장 경로가 이루어지므로 덧셈 속도가 느린 단점이 있다.

8비트 가산기는 Verilog 언어로 모델링 되었으며 시뮬레이션에 의해서 검증된 파형을 제공하고 있다.
디지털 논리회로를 배우거나 Verilog 설계를 배우려는 분에게 도움이 되는 문서이다.

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