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논리 전전설2 HDL 및 실습 FPGA nand gate verilog 시계 7segment Excess3 to BCD 논리설계및실험
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"Verilog-a" 검색결과 281-300 / 431건

  • 자료 표지
    dmac final report
    에 배운 회로들을 매시간마다 verilog로 작성하고, DE2-70 보드에 Porting 하여 결과를 관찰했다. 이러한 식으로 verilog와 많은 논리회로에 익숙해졌지만, 실제로 순차 ... 우리는 한 학기 동안 디지털 논리회로 2를 수강하면서 FPGA와 verilog HDL 이라는 언어를 새로이 접하였다. 물론 1학기에 디지털 논리회로 1이나 컴퓨터기초공학설계 및 실험 ... 과목에서도 잠깐 다룬 적이 있으나, 본격적으로 verilog를 배우기 시작한 것은 2학기 때부터라고 할 수 있을 것이다.디지털논리회로2에선 verilog도 배웠지만, 여러가지
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    | 리포트 | 19페이지 | 2,000원 | 등록일 2012.02.29
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  • 자료 표지
    연세대학교 디지털논리 김재석교수님 프로젝트
    디지털 논리회로 프로젝트(smart traffic line controller)2011142270 김정기2011142092 박동현●목차A. Mealy style1 ... Verilog source codes1.Conclusions&comments2.Verilog source codes of Mealy style state diagram3.Verilog s ... =on,0=off)cnt1/cnt2/cnt3HG가 켜진 시간(cnt1), Yellow light가 켜진 시간(cnt2), LG&PG가 켜진 시간(cnt3)을 측정한다.
    Non-Ai HUMAN
    | 리포트 | 33페이지 | 3,000원 | 등록일 2012.09.17 | 수정일 2014.05.15
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  • 자료 표지
    combinational logic circuit design(예비)
    , demultiplexer, encoder/decoder. Conducting verilog simulation, and verify these results with FPGA Kit. Also ... , understand the mechanism of 7-segment controller used to display number in the digital circuit, c ... onduct verilog simulation, and verify it.2. Theory(1) Multiplexer and Demultiplexer① Multiplexer
    Non-Ai HUMAN
    | 리포트 | 11페이지 | 1,000원 | 등록일 2011.07.09
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  • 자료 표지
    Digital Design(Setup and Hold time)
    피연산자 A, B에 다음과 같이 적용시키면 된다.뺄셈A-B1증가A+11감소A-1덧셈A+B보수A’ANDA AND BORA OR B전달A▶ Logic산술연산과 논리연산의 동작 ... B00111A00▶ ALU 회로도(RTL Viewer) & Symbol▶ Souce Code? < ALU.v > - 1bit ALU Design? < ALU_T > - Top ... ALU(Arithmetic-Logic Unit)▶ 정의컴퓨터의 CPU를 구성하는 부분의 하나로 덧셈 · 뺄셈 · 곱셈 · 나눗셈의 사칙연산, AND · OR · SHIFT 등
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    | 리포트 | 7페이지 | 2,000원 | 등록일 2013.06.09
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  • 자료 표지
    [Flowrian] 3-to-8 Decoder (TTL 74137) 회로의 Verilog 설계 및 검증
    1. 3-to-8 Decoder(TTL 74137)회로의 Verilog 설계 및 검증* 동작 사양- 본 회로는 3개의 단지에 입력되는 이진수 값을 디코딩하여 그 값에 해당 ... `, G2n=`0` 이면 디코더로 동작하므로 입력 신호 {C,B,A} 값에 해당되는 출력 단자가 `0`을 출력한다.- 신호 GLn=G1=`1`이고 G2n=`0` 이 이 입력 되면 출력 ... 으로 출력되었던 논리 값을 기억하기 위한 메모리가 포함된다.- TTL 74137 의 동작을 기능 테이블로 나타내면 아래와 같다.* Enable 단지 - GLn, G1, G2n
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    | 리포트 | 8페이지 | 1,000원 | 등록일 2012.06.05
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  • 자료 표지
    Combination Logic Circuit Design
    and multiplexer and between decoder and demultiplexer.-DecoderDecoder can take the form of a multiple ... decoding.-DemultiplexerDemultiplexer is a device taking a single input signal and selecting one of many ... data-output-lines which is connected to the single input. In other words a demultiplexer is a device
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    | 리포트 | 5페이지 | 1,500원 | 등록일 2012.11.27
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  • 자료 표지
    Hierarchical Combinational Design Using MSI Macros
    .◆ExperimentDesign a 2-1 multiplexerSelOut0A1Bout= sel’A + selB// Verilog Codemodule mux( a, b, sel ... reating and simulating basic circuit modules (or macros) using Verilog, and designing a hierarchical ... the code with the ‘mux’ that I design from the design 1.// Verilog Codemodule mux2(a,b,c,d,e,f
    Non-Ai HUMAN
    | 리포트 | 14페이지 | 1,000원 | 등록일 2012.02.11
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  • 판매자 표지 자료 표지
    전자전기컴퓨터설계실험2(전전설2)7주차결과
    PostReport주 제: Lab#07 Sequential_Logic_Design_Ⅱ@ Flip-Flop, Register and SIPO지도교수 : 신 창 환 교수님실험조교 ... )Xilinx 프로그램으로 HDL 중 하나인 verilog를 사용하여 순차회로를 이해하고 순차회로 중 플립플롭 회로에 대해 이해한다.2. 배경 지식(Essential Backgrounds ... )를 생산하는 반도체회사이다. xlinx라는 프로그램은 EDA소프트웨어로 게이트 어레이나 디지털 신호 처리기 등등을 시뮬레이션 가능하게 한 프로그램이다.나. HBE-ComboⅡ-SEHBE
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    | 리포트 | 18페이지 | 1,500원 | 등록일 2016.01.14 | 수정일 2017.02.10
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  • 자료 표지
    FPGA를 이용한 디지털 시스템 설계(인하대) 16bit Full Adder 보고서 (verilog코딩)
    과 같다.위 내용들을 토대로 코드를 짜면 아래와 같다. - 1bit full addermodule fulladder(sum, c_out, a, b, c_in);output sum ... 한다.16bit full adder의 코드를 작성하면 다음과 같다. - 16bit full addermodule fulladder16( sum, c_out, a, b, c_in ... FPGA를 이용한 디지털시스템 설계 REPORT1bit, 4bit full adder를 이용한 16bit full adder 설계1. 실험목표이번 실험의 목표는 Verilog언어
    Non-Ai HUMAN
    | 리포트 | 12페이지 | 2,000원 | 등록일 2015.09.25
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  • 자료 표지
    XOR를 활용한 4bit_가감산기
    :김성현Verilog - 4bit Adder 설계1. source_half adder2. source_Full adder3. 4bit 가감산기4. Test bench5 ... . Simulation5. 설계 해석지금까지 배운 half_adder와 Full_adder를 이용하여 4bit 가감산기를 만들었습니다.가감산기에 Enable단자와 입력A를 XOR를 이용하여 넣 ... delay되면서 1010-1010 = 00000(carry=0)20 delay되면서 0000+1111 = 01111(carry=0)
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    | 리포트 | 4페이지 | 1,500원 | 등록일 2012.03.28
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  • 자료 표지
    flip-flop and counter design(결과)
    counter circuit- Schematic- Verilog Codemodule mod10(clk, reset, A, B, C, D, AN, BN, CN, DN);input c ... and Counters① Design and verify Master/Slave JK Flip-flop- Schematic- Verilog Codemodule JK_FF_MS(K, J ... -directional shift register- Schematic- Verilog Codemodule SHIFT_REG_BOTH(leftInput, rightInput, clk, s1, s
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    | 리포트 | 13페이지 | 1,000원 | 등록일 2011.07.09
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  • 자료 표지
    전기전자기초실험 Chapter 12 Design Project I Report
    verilog program and device, seven 7-segment output represents time using 1MHz clock input. Each output ... signals represent meredian(A-P), hour(01-12), minute(00-59), second(00-59).Additionally, there are 5 ... rystal oscillator in the training kit, and sw is 5-bit input signal that makes the digital clock changing A/P, adding hour, adding minute,
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    | 리포트 | 11페이지 | 2,000원 | 등록일 2011.12.18
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    현대오토에버 서류 합격 자소서 - 지거국석사, 토익 730
    유닛을 설계함으로써 Verilog언어를 이용하여 디지털 회로를 설계하였고 터치 컨트롤러 개발을 통해 시스템에 대한 이해도를 높였습니다. 이러한 프로젝트 경험을 바탕으로 현대오토 ... 해주시기 바랍니다.-대학생활의 기본은 전공지식-전역 후, 복학한 뒤에 새롭게 세운 목표는 “장학금을 받아보자”였습니다. 하지만 저의 생각과 달리 군대를 갔다 온 저는 학과 공부 ... 을 찾아가 해결하였습니다. 교수님을 통해 모르는 부분을 배웠고 그 결과 같이 공부한 친구들과 목표인 장학금을 받을 수 있었고 회로 및 시스템 중간고사 32등에서 노력을 통해 A 학점
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    | 자기소개서 | 3페이지 | 3,000원 | 등록일 2014.04.22 | 수정일 2014.07.28
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  • 자료 표지
    신의손) 노벨리스코리아 합격 이력서 및 자기소개서
    , BJT, MOSFET2012 Electronic Circuit Experiment 2- Design digital hardware using A/D Convert Board ... , Traffic board and FPGA2012 Digital System Design- Implement a moving object using a hardware ... & Information Engineering,08/2014GPA: (3.58) /4.5M.A , Major, Date of graduation :GPA: (x.x) / 4.5
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    | 자기소개서 | 8페이지 | 3,000원 | 등록일 2014.08.18
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  • 판매자 표지 자료 표지
    전자전기컴퓨터설계실험2(전전설2)7주차예비
    PreliminaryReport주 제: Lab#07 Sequential_Logic_Design_Ⅱ@ Flip-Flop, Register and SIPO지도교수 : 신 창 환 교 ... Lab)Xilinx 프로그램으로 HDL 중 하나인 verilog를 사용하여 순차회로를 이해하고 순차회로 중 플립플롭 회로에 대해 이해한다.2. 배경 지식(Essential ... Array)를 생산하는 반도체회사이다. xlinx라는 프로그램은 EDA소프트웨어로 게이트 어레이나 디지털 신호 처리기 등등을 시뮬레이션 가능하게 한 프로그램이다.나. HBE
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    | 리포트 | 17페이지 | 1,500원 | 등록일 2016.01.14 | 수정일 2017.02.10
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  • 자료 표지
    (4비트 카운터)
    플립플랍의 기본형식endendmodule 보충내용1) Latch일 때,always@(clk or rst) beginif(!rst) ff=a`d0;else ... 1. 실습 제목4bit counter2. 실습 목표Verilog HDL을 통해 4bit counter를 설계하고, modelsim 프로그램을 통해 simulation과 FRGA ... );reg[3:0] cnt;assign out=cnt;always@(posedge clk) begin -> clk 상승할때의 신호 if(!rst) cnt
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    | 리포트 | 4페이지 | 1,000원 | 등록일 2011.12.15
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  • 자료 표지
    디지털시스템 verilog 실험 결과보고서의 모든 것,BCDto7Segment, FlipFlop, Counter, RAM, 유한상태머신회로, Dotmatrix, Stopwatch etc
    디지털시스템 실험전기전자공학부verilog module< 차 례 >1. HalfAdder2. 4BitAdderSubtractor3. DecoderEncoderMultiplexer ... .시뮬레이션-스크린샷-결과및토의입력출력XYC (AND)S (XOR)0*************10위 표와 같은 입력과 출력을 만들기 위하여 코드를 작성하였다. 코드작성 및 실행은 주어진 ... Binpu를 파일 저장명으로 해준다.// 함수명 첫자리에는 숫자가 올수 없으므로 4bit_subtractor가 될수 없다.input [3:0] A,B;output [3:0] S;wire
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    | 리포트 | 32페이지 | 3,000원 | 등록일 2012.11.27
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    컴퓨터구조 설계 프로젝트 Handheld PIG Game
    detailed system specification.- PIG : a dice game thatis used as a learning tool for instruction in ... 1 to 6 dots- during each turn : player rolls the die one or more timesuntil (a) a 1 is rolled or (b ... ) the player chooses to hold- if a 1 is rolled : the subtotal becomes 0, player’s turn is ended.- at
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    | 리포트 | 23페이지 | 1,000원 | 등록일 2014.07.09
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    arithmetic circuit design(예비)
    Logic Unit) verilog code capable of 4-bit logic and arithmetic calculation. Then verify this with s ... magnitude system. However, a negative number, -N, is represented by its 2's complement. If the word ... leng has no representation in a 4-bit system. An alternate way to form the 1's complement is to simply
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    | 리포트 | 11페이지 | 1,000원 | 등록일 2011.07.09
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    결과보고서-Exp 8. Co-Simulation & Co-Emulation Using FPGA.hwp
    circuit design in verilog HDL- Software Simulation with a test-bench- H/W Synthesis- Co-Simulation ... /Emulation with a FPGA board2. Problem StatementDesign a simple 4-bit Ripple Carry Adder in verilog ... hould design a complex digital circuit in verilog HDL, we are going to deal with a digital circuit
    Non-Ai HUMAN
    | 리포트 | 9페이지 | 2,000원 | 등록일 2010.10.09
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2025년 11월 26일 수요일
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