"Verilog-a"의 검색결과 입니다.

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논리 전전설3 HDL 및 실습 FPGA nand gate verilog 시계 7segment Excess3 to BCD 논리설계및실험

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"Verilog-a" 검색결과 341-360 / 431건

Verilog 언어를 이용하여 지연시간을 코딩하고 클럭펄스에 대한 결과값 출력

의 출력을 제출)-Verilog Code-`timescale 1ns/100psmodule test_circuit_with_delay;reg A,B,C;wire x,y;circuit ... (Verilog 언어를 이용하여 Active-HDL 또는 Quartus의 출력을 제출)(a)게이트 g1: 0→1게이트 g2: 0→1게이트 g3: 0→0게이트 g4: 0→0게이트 g5 ... -Verilog Code-`timescale 1ns/100psmodule test_mux;reg T_A,T_B,T_S;wire x;MUX_2x1_df mx (T_A,T_B,T_S

Non-Ai HUMAN
| 리포트 | 4페이지 | 3,000원 | 등록일 2008.04.15

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digital clock design(결과)

실험 결과 보고서1. Experiment Result- Verilog Codemodule digital_clock(Clk, AP, Reset, H, M, S, H0, H1, M0 ... _oe2. Verilog Code AnalysisFirst of all, we have to declare input and output ports. Because each ... lock is a crystal oscillator that has 1MHz. Because it has 1MHz frequency, we must convert 1Hz to

Non-Ai HUMAN
| 리포트 | 10페이지 | 1,000원 | 등록일 2011.07.09

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Verilog(베릴로그) 이용한 시계 설계

자료상세정보http://piecepuzzler.wordpress.com/2010/11/08/verilog%eb%b2%a0%eb%a6%b4%eb%a1%9c%ea%b7%b8-%ec ... %9d%b4%ec%9a%a9%ed%95%9c-%ec%8b%9c%ea%b3%84-%ec%84%a4%ea%b3%84/베릴로그를 이용하여 설계한 시계 입니다.프로그래밍 자료는 받아도 사용

Non-Ai HUMAN
| 리포트 | 5,000원 | 등록일 2009.12.26

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해밍코드 인코더 디코더 설계 및 성능 분석(hamming code encoder decoder performance analysis)

is a kind of error-correcting-code, which can be designed with XOR-gate. It is simply for hardware ... design and has a good reliability. The goal of this project is to understand error-correcting-code ... Rate). Verilog-HDL is used in order to understand the algorithm of error-correcting code.The

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| 리포트 | 24페이지 | 100,000원 | 등록일 2009.12.06 | 수정일 2015.01.12

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종합설계 신호등 제어 중간보고서

하여 LCD 하드웨어 설계 단계를 Verilog HDL로 문자 표현 검증. 2. LCD 1 LINE (DEU-CHODONHO Demo) 3. 2 LINE (0123456789ABCDEF ... 도 순차 블럭도 설계 실습 차후 추진 일정 소요 예산 Q A**적색 신호등의 무료한 신호 대기 시에 운전자의 집중력을 높이고 지식 부가 가치 산업의 가속화에 따른 정보의 필요 ... . 전원부를 포함한 H/W 설계 : 아날로그 및 디지털회로 설계 능력 습득. 3. Verilog HDL을 이용한 신호등 제어기 설계 : 디지털 집적회로 설계능력 습득. 4. LCD

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| 리포트 | 21페이지 | 3,000원 | 등록일 2009.07.20

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전전컴설계실험2-9주차결과

하여 예상값과 결과값을 비교한다.-Lab 2Design a 8-bit up/down counter with synchronous reset -. You must obtain exact ... 한다. Ou.토론(Discussion)이번 실험은 총 3개의 과정으로 진행되었다. 모든 실험에서는 Verilog Code를 사용하여 설계하여 결과값을 실험해보았다. Lab1의 4-bit ... -9주차 Post Lab#7-Sequential-Logic-Design(FSM and Clocked-Counter)학과전자전기컴퓨터공학부학번2009440138이름정필웅담당교수문

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| 리포트 | 18페이지 | 1,500원 | 등록일 2014.03.28 | 수정일 2014.04.15

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verilog 로 구현한 Pipelined Direct Form FIR Filter , bit serial 곱셈기

1. Bit - serial 8x8 multipiler 1) Verilog codemodule w_8input( w, a, clk, reset); input [7:0 ... ] a; input clk, reset; output [7:0] w; Dff U00_Dff( w[0], a[0], clk, reset); Dff U01 ... _Dff( w[1], a[1], clk, reset); Dff U02_Dff( w[2], a[2], clk, reset); Dff U03_Dff( w[3], a[3

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| 리포트 | 10페이지 | 2,000원 | 등록일 2010.08.02

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Verilog 4bit ALU Design (4비트 ALU설계)

= ATransfer A0 0 1 0 1F = A + 1Increment A0 0 1 1 0F = A - 1Decrement A0 0 1 1 1F = ATransfer A0 1 0 0 XF ... 은 opcode(2-0)에 따라 다음과 같은 연산을 지원한다.- 000 : op_s = a- 001 : op_s = mux_s- 010 : op_s = a + mux_s- 011 : op ... _s = a - mux_s- 100 : op_s = mux_s - a- 101 : op_s = a and mux_s- 110 : op_s = a or mux_s- 111 : op_s

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| 리포트 | 6페이지 | 3,500원 | 등록일 2009.11.26 | 수정일 2020.09.10

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연세대학교 전기전자 기초실험 09년도 A+ 레포트 결과 11

according to the state transition tableCode 1. verilog HDL for Fig 11-3.module figure11_3(clk, in ... Electric Circuit Experiment Result-ReportChapter 11"FSM (Finite State Machine ... ) DesignDepartmentYearStudnt IDClassTeamNameI. Result of Experiment1. state transition table and state map.Table 11-1

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| 리포트 | 14페이지 | 1,000원 | 등록일 2009.12.17

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Verilog 및 Quartus II를 이용한 논리회로 설계 실습 3-예비,결과 보고서

기 Schematic설계④ BCD-to-7-segment decoder의 진리표를 작성하시오. 이 회로의 입출력 및 동작은 다음과 같다.A. 입력: 4 자리 BCD codeB. 출력: 7-s ... egment LED를 구동할 수 있는 7개 신호(a ~ g)C. 동작: 입력된 BCD 값이 유효한 값이면, 이 값을 표시할 수 있도록 7개의 7-segment LED를 구동 신호 ... 를 출력하고, 그 외의 경우에는 7-segment의 LED가 모두 OFF되도록 출력값을 조절한다.input (BCD 9의 보수)output (7-segment)D2C2B2A2X0X1

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| 리포트 | 8페이지 | 1,000원 | 등록일 2009.01.25

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Nand 연산을 이용한 Xor 게이트 구현과 간단한 Adder 구현

Device는 EP1k100QC-208-3으로 맞춰준다.5. Verilog HDL File에서 Verilog 코드를 작성한다.(xor Gate,Full-Adder)6. 컴파일 ... 로 넣어주게 되면 output 값은 1의 값을 신호로 얻을 수 있다.▶ Verilog code 및 시뮬레이션 결과module GATE(A,B,C);// 함수 선언input A,B ... (W3,B,W1);nand (C,W2,W3);//순서에 맞게 연산endmodule▶ 시뮬레이션 결과에 따른 진리표A(input)B(input)C(output)110101011000

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| 리포트 | 5페이지 | 1,000원 | 등록일 2009.05.07

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Verilog를 이용한 IDCT 설계

designed hardware with a logic simulator (e.g., Modelsim).3. Pre-report(1) Explain the mathematical ... 1. PurposeHardware description languages (HDLs) such as Verilog HDL are basic tools for describing ... DCT and IDCT.2) Describe an IDCT hardware architecture using Verilog.3) Verify the operation of the

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| 리포트 | 6페이지 | 6,000원 | 등록일 2009.12.24

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영문이력서-커버레터 포함

Chip- ZSP/AMBA BUS/ Verilog Study2. Developed Cell Phone (MSM6275 Based Platform: REX Platform) ... - JAVA (beginner)- Verilog/VHDL (beginner)2. Available Toos- Trace32- ADS12 soft Development Tool ... -Major :Electrical and electronic engineering in Feb. 2002 (CGPA: 3.94/4.5)-Awards: A Scholarship

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| 자기소개서 | 4페이지 | 3,000원 | 등록일 2010.03.31

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Minterm 값 출력 및 Parity bit를 통한 에러 검출

이 될 것이다.▶ verilog codemodule Minterm(X,M);input [2:0]X;output [7:0]M;wire [2:0]A;not (A[0],X[0]);not ... 가 짝수가 되도록 추가된 bit- 데이터에서 “`1”의 개수가 홀수개 이면 Prity값은 1을 갖고, 짝수개 이면 Parity값은 0을 갖는다.- verilog codemodule ... Data의 오류를 검사하는 회로를 설계한다.실험결과□ Minterm- 일반적으로 최적화값 이라 한다.- 각각의 변수에 신호가 들어 왔을 때, 각각의 변수를 이용하여 AND연산을 하

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| 리포트 | 4페이지 | 1,000원 | 등록일 2009.05.07

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4bit Full Adder (4비트 전가산기 구현) Verilog Design

는데, 즉 두 개의 2진수 A와 B에 자리올림까지 함께 더하는 회로가 전가산기이다.★ 진리표★ K - Mapa. 합(S) : Sumb. 자리올림(C) : Carry★ 논리식★ 논리 ... 회로★ Verilog Sourcemodule fulladder(x, y, cin, s, cn);output s, cn;input x, y, cin;wire s1, c1, c2

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| 리포트 | 6페이지 | 2,000원 | 등록일 2009.11.12 | 수정일 2020.09.10

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[전기전자기초실험] 연산 회로 설계 실험 결과보고서

비트 ALU verilog HDL 코드4비트 ALU Timing Analyzer- 4비트 ALU의 결과(논리연산)동작 제어 신호A=0101 / B=1010A=1110 / B ... - 4비트 ALU의 결과(산술연산)동작 제어 신호A=0101 / B=1010A=1110 / B=0111S3S2S1S ... 학 과학 년학 번분 반실험조성 명전기전자공학2학년전기전자공학2학년6) 실험과정 및 결과측정4비트 덧셈기/뺄셈기 verilog HDL 코드4비트 덧셈기/뺄셈기 Timing

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| 리포트 | 8페이지 | 1,000원 | 등록일 2009.07.29

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연세대 전기전자 기초실험 8. 조합 회로 설계 실험 (결과보고서)

멀티플렉서의 원리를 파악하고 verilog로 시뮬레이션 하는 것이었다. 또한 7-세그먼트 제어기도 verilog 시뮬레이션으로 동작시켜 보았다. 이번 실험에서는 특별히 브레드 보드 ... 실험 결과 보고서실험 제목 : 8. 조합 회로 설계 실험학과학년학번분반실험조성명표 8-5. 7-세그먼트 디코더의 결과입 력출 력ABCDabcdefg0101 ... 를 구현하고 동작을 확인하시오.구현한 멀티플렉서의 모양은 다음과 같다.② a+c'd+bd'+b'd+b'ce의 동작을 하는 함수를 다른 로직은 사용하지 않고, 하나의 멀티플렉서

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| 리포트 | 5페이지 | 1,000원 | 등록일 2007.12.30

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곱셈기(디지털회로 텀프로젝트)

Digital Circuit Project 1.Design a multiplier that multiplies two 2's complement signed 2-bit ... 0) f(SOP)=a0b0# 프로그램 디자인 (max plus , verilog)module ryu(a1,a0,b1,b0,m3,m2,m1,m0);input a1,a0,b1,b0 ... hould be displayed using two LED seven-segment display units: one for sign and the other for decimal

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| 리포트 | 5페이지 | 무료 | 등록일 2010.09.17

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디지털 논리 실험, 기본 논리 게이트 결과 보고서

, 그림 1-4와 같이 Verilog HDL 코드로 작성하여 시뮬레이션을 통해 동작을 검증하시오.timescale 1ns/1psmodule tb_gate;reg AND_A, AND_B ... 3. 결과 토의 사항1) 그림 1-2, 그림 1-4와 같이 회로를 구성할 경우 두 회로는 어떤 차이를 보이는지 조사하시오.그림의 회로를 수식으로 표현하면, 그림 1-2 (a ... )는 Z=ABC 이고, 그림 1-2 (b)는 Z=(AB)C 이다. 두 수식은 같으므로 두 회로는 같은 결과를 나타낼 것이다.그림 1-4의 경우도 (a) Z=A+B+C, (b) Z=(A

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| 리포트 | 6페이지 | 1,000원 | 등록일 2009.07.18

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디지털논리회로

1.IntroductionA.과제를 하게 된 동기DMAC를 Verilog HDL로 구현하므로 DMAC 설계를 통해서 주어진 Specification을 충분히 이해하고 이해 ... 한 부분들을 조원과 토론함으로써 조원들과 서로간의 지식을 공유하고 이전보다 향상된 Verilog HDL구현 능력을 가지게 된다.C.팀 구성 및 역할2009720099 김동열제안서 작성 ... _out;output S_RW_EN;output [4:0]S_Select;Decoder Decoder1(.A(M_Address[31:8]),.Y(S_Select));mux4 mux1

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| 리포트 | 21페이지 | 1,500원 | 등록일 2010.12.21

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