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논리 전전설3 HDL 및 실습 FPGA nand gate verilog 시계 7segment Excess3 to BCD 논리설계및실험
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"Verilog-a" 검색결과 361-380 / 431건

  • 자료 표지
    arithmetic circuit design(결과)
    = data_a - data_b + cin;4'b0111 : alu_reg = (data_a & ~(data_b))-4'b1111 + cin;4'b1000 : alu_reg = data ... | ~(data_b)) + (data_a & data_b) + cin;4'b1011 : alu_reg = (data_a & data_b) - 4'b1111 + cin;4'b1100 ... _reg = (data_a | ~(data_b)) + data_a + cin;4'b1111 : alu_reg = data_a - 4'b1111 + cin;endcaseif(alu_r 2
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    | 리포트 | 10페이지 | 1,000원 | 등록일 2011.07.09
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  • 자료 표지
    SEQUENTIAL LOGIC ELEMENTS- FLIP­FLOPS &REGISTERS
    module. Implementation on a prototyping board is not strictly required.//Verilog Codemodule dff(D,clock ... SEQUENTIAL LOGIC ELEMENTS- FLIP­FLOPS ®ISTERSIntroductionThis lab is the first lab that deals ... with designing flipflops (with synchronous and asynchronous inputs), a universal shift register
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    | 리포트 | 13페이지 | 1,000원 | 등록일 2012.02.11
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    COUNTER
    PRE REPORTCounterrh자일링스의 '스파르탄-3A DSP Hyperlink "http://www.eetkorea.com/SEARCH/ART/FPGA.HTM" FPGA ... 에디션 2.0'NVIDIA8800GT와 연동되어사용되고 있는 Xilinx-ML555실험목적비동기 reset이 가능한8 bit-up counter와 74LS193A counter ... 를 설계해본다Xilinx ISE Webpack의 기능▶ VHDL 코드 합성Xilinx ISE는 유저가 코딩한 VHDL이나 Verilog 또는 SCH를 Netlist로 만드는 과정
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    | 리포트 | 11페이지 | 1,000원 | 등록일 2010.03.26
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    반가산기, 전가산기, 4비트 전가산기, 전가감산기 설계 (자일링스)
    되는 a[3:0]와 b[3:0] 입력 데이터가 결합하여 덧셈 연산(addnsub=0)과 뺄셈 연산(addnsub=1)의 결과를 result[3:0]로 생성되며, 1-비트의 캐리/빌림 ... 서 간략out을 구할 수 있다.·소스(4비트 가감산기 - 2)·시뮬레이션주 석입력 값 a = 1010, b = 0101, c0=1(감산)일 때, 출력 값 sum = 0101, c4 ... ···············15결과분석 및 논의···············16결론···············◆ 설계 주제2개의 4비트 데이터 변수(A, B)와 1개의 제어 신호를 입력 받
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    | 리포트 | 16페이지 | 2,000원 | 등록일 2011.12.10
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    디지털 논리 실험, 멀티플렉서와 디멀티플렉서, 인코더, 디코더 예비 보고서
    한 데이터를 선택하여 하나의 출력선으로 내보내는 회로이다. 그림 1.(a)에 4-to-1 멀티플렉서 회로를 나타내었다. 이 멀티플렉서는 4개의 입력을 가지므로 선택선은 2개가 되어야 그 ... 을 통해 들어오는 신호를 선택신호의 제어에 따라 복수개의 출력중 하나로 내보내는 회로이다. 그림 2.(a)에 1-to-4 디멀티플렉서 회로를 나타내었다. 출력선이 4개이므로 선택선 ... 는 특정 비트 조합의 유무를 감지하여 이에 해당하는 출력을 생성한다. 일반적으로 n-비트 디코너는 n개의 입력과 n-비트 조합을 나타내는 하나이상 최대 개의 출력을 갖는다. n-비트
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    | 리포트 | 5페이지 | 1,500원 | 등록일 2009.07.18
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    디지털 논리 실험, 산술 논리 회로 실험 예비 보고서
    ;endcaseendmoduleⅣ. 예비보고사항(1) ALU를 Behavioral Model로 Verilog HDL을 사용하여 구현하시오.- 표 2의 제어신호에 따른 연산을 참조하여 그림 11-3에 있 ... 는 부호 비트를 유지하는 쉬프트 연산이다.(3) 산술연산 : 니블(Nibble)단위의 두 입력 A와 B를 더하거나 빼는 연산과 입력된 수의 보수를 구하는 연산을 기본으로 한다. 이 연산 ... 연산제어 신호연산0000Logical 01000B Logical Shift Left0001Logical 11001B Arithmetic Shift Right00101010A plus
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    | 리포트 | 5페이지 | 1,500원 | 등록일 2009.07.18
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  • 자료 표지
    신의손) 합격 한글 이력서
    회로 실험- 다이오드, BJT, MOSFET을 이용한 증폭회로 설계2012 전자회로 실험2- A/D Convert 보드, Traffic 보드와 FPGA를 이용한 디지털 하드웨어 ... 홀리데이 장기 아르바이트(1년) ? 식당, 리조트, 편의점프로젝트 수행2011 디지털 시스템- 100원과 500원 주입 후 1500원 물건 출력을 위한 디지털 시스템 설계2012 전자 ... 설계2012 디지털 시스템 설계- 하드웨어 가속기를 이용한 움직이는 물체 구현2013 아두위노(Matlab)를 이용한 센서 설계-Matlab과 아두이노를 이용하여 센서 주차장 만들
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    | 이력서 | 17페이지 | 무료 | 등록일 2014.08.20 | 수정일 2016.01.10
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    Design Timer & AHB Arbiter (임베디드 시스템) AMBA 구현
    and Timing diagram • • • • • • • • • • 11-13III. APPENDIXIII-a . Timer Verilog Code ... Project- Design Timer & AHB Arbiter -CONTENTSSubject PagesI . TimerI-a . Subtracts of Timer ... • • • • • • • • • • 6 HYPERLINK "javascript:flink(%22conclusion%22);" II. AHB ARBITERII-a . Subtracts of
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    | 리포트 | 23페이지 | 3,000원 | 등록일 2009.05.23
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  • 자료 표지
    BCD to EXCESS-3 CODE CONVERTER
    POST REPORTBCD to Excess-3 code converter자일링스의 '스파르탄-3A DSP Hyperlink "http://www.eetkorea.com ... /SEARCH/ART/FPGA.HTM" FPGA 에디션 2.0'NVIDIA8800GT와 연동되어사용되고 있는 Xilinx-ML555실험목적BCD코드를 EXCESS-3코드로 변환시켜본다. 첫 ... 번째 과제에서는 BCD코드를 입력하면 설정된 EXCESS-3 코드가 출력되도록 하며 두번째 과제에서는 클럭값을 넣고 밀리형식을 따라 EXCESS-3코드의 값을 받아온다. 각
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    | 리포트 | 10페이지 | 1,000원 | 등록일 2010.03.26
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    AND,OR,NOT 게이트 예비보고서
    하는 것은 실험회로에 별도로 표시되지 않은 경우에도 반드시 주의하여 연결하여야 한다.입력 A단자에 표 4-1에 표시된 전압을 인가하는 경우의 Y단자의 출력전압을 측정하여 표 4-2 ... 에 기재한다. Y단자의 출력전압은 소수점 한 자리까지 측정한다. 그림 4-2에서 입력 A가 접지선에 연결되어 있으므로 입력 A는 디지털 데이터 0에 해당하는 0V가 인가된다. 또한 ... 입력 A를 +5V선에 연결하면 디지털 데이터 1에 해당하는 +5V가 인가된다. 이와 같이 1/0의 입력 데이터는 입력전원을 이용하여 인가할 수 있다.(2) 그림 4-1 NOT
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    | 리포트 | 10페이지 | 2,000원 | 등록일 2011.11.21 | 수정일 2013.11.18
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    신호등제어기 Verilog
    S3 상태 -> 북쪽 빨 / 동쪽 주② Verilog Code///////////////top module////////////////////module signal_control ... 【신호등 제어기】문제 - 신호등 제어기교차로에서 신호등이 4개가 있음.(좌회전은 고려하지 않음)신호등은 녹, 주, 빨이 있는데 녹색은 10초, 주황색은 2초, 빨간색은 12초동안 ... 기를 만들면 된다. 즉,제어기 2개 쓰면 4개까지 control가능하다.S0 상태 -> 북쪽 녹 / 동쪽 빨S1 상태 -> 북쪽 주 / 동쪽 빨S2 상태 -> 북쪽 빨 / 동쪽 초
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    | 리포트 | 5페이지 | 2,000원 | 등록일 2009.04.21
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    ADDER COMPARATOR
    POST REPORTAdder & Compartor자일링스의 '스파르탄-3A DSP Hyperlink "http://www.eetkorea.com/SEARCH/ART/FPGA ... : out std_logic);end component;--component를 이용하여 구조적 표현을 사용한다--8개의 비트를 가진 A와 B의 합을 구하기 위해 A와 B를 각각 4비트 ... .HTM" FPGA 에디션 2.0'NVIDIA8800GT와 연동되어사용되고 있는 Xilinx-ML555실험목적8비트 가산기와 비교기를 4비트 adder, comparator를 사용
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    | 리포트 | 21페이지 | 1,000원 | 등록일 2010.03.26
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  • 자료 표지
    Sample Resume with cover letter(미국대학교 career center 에서 여러번 첨삭받은 합격 영문이력서)
    Full Name2200 address addressAddress, TX 75080Phone numbere-mail addressMr. NameDirector of ... be a helpful participant with the project by working as an intern.Much of my experience has center ... ed on public relations. During my years at the National University, I served as a Student Ambassador
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    | 이력서 | 2페이지 | 2,000원 | 등록일 2012.03.14 | 수정일 2016.01.19
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    DECODER
    POST REPORTThe usage of Xilins ISE on Spartan-3자일링스의 '스파르탄-3A DSP Hyperlink "http://www.eetkorea.c ... 이나 Verilog 또는 SCH를 Netlist로 만드는 과정을 수행하도록 지원한다. ISE는 기본적으로 XST라는 자체 합성툴을 사용하지만 조건에 따라서는 외부 합성툴을 사용하기도 하며 그 ... 된 Netlist로 변환되어야 한다. 이는 프로세스 창의 Synthesize-XST 항목을 더블 클릭함으로써 진행된다. 만약 Syntax Check를 미리 하지 않았다면 이 과정
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    | 리포트 | 9페이지 | 1,000원 | 등록일 2010.03.26
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    Velilog이용해서 ALU설계.(쿼터스툴에서)
    ;//like C`s define.input [n-1:0] A,B;input [2:0] OpSel;input Clock,Reset,Sel,AddSub;output [n-1:0] Z ... Date 2007. 10. 31.Kwangwoon UniversityProject (or Lab) # 1 ReportProject (or Lab) TiTle:A L U의 설계 ... .Quartus II 설계 툴의 개념 및 사용 방법의 이해간단한 ALU (Arithmetic and Logic Unit)의 설계를 예제로 Verilog를 이용한 설계 방법에 대한 이해 및
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    | 리포트 | 17페이지 | 1,500원 | 등록일 2008.04.09
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    Excess 3 to BCD code converter ( Excess-3-to-BCD code converter )
    제목 : Design of a Excess-3-to-BCD code converter (combinational circuit)개요본 실습에서는 Excess-3 code를 BCD ... 에 스위치를 통하여 Excess-3 code 를 인가하고 출력에 LED 를 연결하여 BCD code 를 확인하고 더 나아가 Excess-3, BCD code를 7-segment ... decoder를 통하여 7-segment LED 에 표시한다.< EX 3 TO VCD Code Converter and 7–seg.LED Decoder 회로도
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    | 리포트 | 16페이지 | 3,500원 | 등록일 2011.04.22
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    [공학]FSM설계실험-예비보고서
    copy③ Digital circuit Training Kit 1대5. 실험과정 및 결과측정a. Project를 설정해 주고 그림 11-3에 나온 verilog HDL 코드 ... 의 상태 천이 동작 이해③ verilog HDL을 이용한 FSM 설계방법 이해④ FSM의 verilog 시뮬레이션 수행3. 예비보고서① 그림 11-3의 FSM을 보 ... 고 Behavioral model로 verilog HDL을 이용하여 구현하시오.module MILLY_MACHINE(X,clk,C,B,A,Y);input X, clk;output C,B,A,Y
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    | 리포트 | 4페이지 | 1,000원 | 등록일 2006.12.07
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    verilog 4bit alu
    컴퓨터 응용설계4bit ALU○문제 정의를 위한 명세(specification) 및 설계 범위4bit의 8가지 산술과 4가지 논리 연산을하는 ALU.-> A,B 4bit를 각각 ... 셈0011G=A+B+11의캐리입력과함께더함0100G=A+A에B의1의보수를더함0101G=A++1뺄샘0110G=A-1A감소0111G=AA전송100xG=A∧BAND110xG=A∨BOR ... 101xG=A?BXOR111xG=NOT(1의보수)○설계 회로와 구현한 프로그램 소스(verilog HDL or VHDL codes)module arth(A,B,S0,S1,X,Y
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    | 리포트 | 5페이지 | 1,000원 | 등록일 2009.12.23
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    verilog coding을 이용한 Adder&Subtractor
    /Subtractora. 8Bit Adderb. 8Bit SubtractorHaving an n-bit adder for A and B, then S = A + B. Then ... Adder/Subtractor를 설계한다.실험준비물Altera Quartus II 4.0 software, HBE-COMBO 보드배경지식1. 4Bit Adder2. 8Bit Adder ... , assume the numbers are in two's complement. Then to perform B ? A, two's complement theory says to
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    | 리포트 | 2페이지 | 1,000원 | 등록일 2009.05.07
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    4bit binary up/down counter
    is following TE = X'D'C'B'A' + XDCBA 3. Self-stopping counter 4-bit binary up/down counter(Fig 6-13 ... *Digital Design Term Project4 Bit Binary Up/Down CounterContents - Structural Description State ... Diagram State Table Karnaugh Maps Equations Timing Diagram - Behavioral Description - Discussions
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    | 리포트 | 10페이지 | 1,000원 | 등록일 2010.11.19
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2025년 11월 28일 금요일
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