"전자전기컴퓨터설계2"의 검색결과 입니다.

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"전자전기컴퓨터설계2" 검색결과 121-140 / 4,601건

서울시립대학교 전자전기컴퓨터설계실험2 제04주 Lab03 Pre

Pre-lab Report전자전기컴퓨터설계실험Ⅱ4주차. Verilog HDL실험 날짜2016. 9. 26학번이름Professor조교실험 소개실험 목적HDL(Hardware ... .Datasheet - HBE-Combo II-SE VHDL과 Verilog HDL을 이용한 디지털 논리 회로 설계-XILINX-090508, 한백전자 기술연구소. ... Description Language)를 이용한 AND 및 NAND Gate 설계를 해보고, Verilog HDL 문법을 익힌다.실험에 필요한 배경 지식Verilog HDLHiLo

리포트 | 8페이지 | 1,500원 | 등록일 2017.09.04

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서울시립대학교 전자전기컴퓨터설계실험2 제11주 Lab10 Post

Post-lab Report전자전기컴퓨터설계실험Ⅱ11주차. Project, Digital Watch Counter.실험 날짜2016. 11.21학번이름Professor조교 ... 함을 확인하였고, Count up과, Calibration Clock 또한 정상 동작함을 확인하였다.ReferenceDatasheet - HBE-Combo II-SE VHDL과 Verilog HDL을 이용한 디지털 논리 회로 설계-XILINX-090508, 한백전자 기술연구소.

리포트 | 6페이지 | 1,500원 | 등록일 2017.09.04

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전자전기컴퓨터설계실험1 2주차 Postlab Cirucit Analysis

전자전기컴퓨터설계실험 Ⅰ과목 : 전자전기컴퓨터설계실험1학과 : 전자전기컴퓨터공학부학번 : 2009440132이름 : 전상기1. Introduction1) Purpose of ... 류와 저항값을 읽는 방법을 살펴본다.2) Essential background for this Lab? Ohm's law전류의 세기는 두 점 사이의 전위차에 비례하고, 전기저항 ... 에 반비례한다는 법칙으로 전압의 크기를 V, 전류의 세기를 I, 전기저항을 R이라 할 때, V=I·R의 관계가 성립한다. 여러 개의 부하가 직렬로 연결된 직렬회로에서는 저항을 통과

리포트 | 19페이지 | 1,500원 | 등록일 2014.03.11 | 수정일 2014.03.17

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전자전기컴퓨터설계실험1 2주차 Prelab Circuit Analysis

전자전기컴퓨터설계실험 Ⅰ과목 : 전자전기컴퓨터설계실험1학과 : 전자전기컴퓨터공학부학번 : 2009440132이름 : 전상기1. Introduction1) Purpose of ... 류와 저항값을 읽는 방법을 살펴본다.2) Essential background for this Lab? Ohm's law전류의 세기는 두 점 사이의 전위차에 비례하고, 전기저항 ... 에 반비례한다는 법칙으로 전압의 크기를 V, 전류의 세기를 I, 전기저항을 R이라 할 때, V=I·R의 관계가 성립한다. 여러 개의 부하가 직렬로 연결된 직렬회로에서는 저항을 통과

리포트 | 20페이지 | 1,500원 | 등록일 2014.03.11 | 수정일 2014.03.17

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(완전 세세한 정리, 끝판왕) 시립대 전전설2 8주차 Lab08 예비 레포트 7-segment and Piezo Control, 전자전기컴퓨터설계실험2,

전자전기컴퓨터공학부 설계 및 실험2Pre Lab-08Peripherals(7-segment and Piezo Control)실 험 날 짜학 번이 름목차1. 실험 목적 ... 에 따라 변하는 내용들을 잘 숙지하고 실험을 해야 원하는 결과를 얻을 수 있으리라 예상된다.6. 참고 문헌전자전기컴퓨터설계실험2 교안 Hyperlink "https ... 고자 한다.2. 배경 이론(1) 7-Segment Decoder (FND)1) Static 7-Segment 컨트롤러 설계① Static 7-Segment7-Segment(FND

리포트 | 18페이지 | 2,000원 | 등록일 2020.07.28 | 수정일 2020.09.24

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2주차 결과 전자전기컴퓨터설계실험3(2014.03.14.)

-2주차 결과-RCL학과전자전기컴퓨터공학부학번2009440138이름정필웅담당교수김희식 교수님담당조교주재홍 조교님수업날짜2014.3.14 -2주차 결과-1.active 소자 ... 이다.(2)passive 소자: 증폭이나 전기 에너지의 변환과 같은 능동적 기능을 가지지 않는 소자로 전자 소자. 저항기, 콘덴서, 인덕터, 트랜스, 릴레이 등이 있다. 능동소자 ... 와 passive 소자의 종류와 특징을 설명하여라.(1)active 소자: 입력과 출력을 갖추고 있으며，전기를 가한 것만으로 입력과 출력에 일정한 관계를 갖는 소자이다. 에너지의 발생

리포트 | 16페이지 | 1,500원 | 등록일 2014.07.01

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(완전 세세한 정리, 끝판왕) 시립대 전전설2 8주차 Lab08 결과 레포트 7-segment and Piezo Control, 전자전기컴퓨터설계실험2,

전자전기컴퓨터공학부 설계 및 실험2Post Lab-08Peripherals(7-segment and Piezo Control)실 험 날 짜학 번이 름목차1. 실험 결과 ... 이 더 많아서 각각의 경우를 잘 알고 설계할 줄 알아야 오류없이 원하는 값을 얻을 수 있었다.4. 참고문헌전자전기컴퓨터설계실험2 교안PAGE \* MERGEFORMAT2 ... ··········································241. 실험 결과(1) 실습1설계 조건4-bit up counter의 출력 값을 single FND에 표시1. up counter 설계2. static 7 s

리포트 | 24페이지 | 2,000원 | 등록일 2020.07.28 | 수정일 2020.09.24

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서울시립대학교-전자전기컴퓨터설계실험2-제08주-Lab07_Post

Post-lab Report전자전기컴퓨터설계실험Ⅱ8주차. Sequential Logic Design, FSM and Clocked Counter실험 날짜2016. 10. 31학번 ... Counter, 서울시립대학교.Datasheet - HBE-Combo II-SE VHDL과 Verilog HDL을 이용한 디지털 논리 회로 설계-XILINX-090508, 한백전자 기술연구소. ... clock은 button switch 1을 사용한다. up은 button switch 2, load enable은 button switch 3을 사용한다. reset으로 reset

리포트 | 9페이지 | 1,500원 | 등록일 2017.09.04

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서울시립대학교-전자전기컴퓨터설계실험2-제07주-Lab06_Pre

Pre-lab Report전자전기컴퓨터설계실험Ⅱ7주차. Sequential Logic Design, Flip-Flop, Register and SIPO실험 날짜2016. 10 ... , Register and SIPO, 서울시립대학교.Datasheet - HBE-Combo II-SE VHDL과 Verilog HDL을 이용한 디지털 논리 회로 설계-XILINX-090508, 한백전자 기술연구소.Flip-flop, Wikipedia. ... positive edge(rising edge)일 때, 변수 data_in의 데이터를 변수 a에 옮긴다.clk2가 positive edge(rising edge)일 때, 변수 a

리포트 | 6페이지 | 1,500원 | 등록일 2017.09.04

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서울시립대학교-전자전기컴퓨터설계실험2-제09주-Lab08-Pre

Pre-lab Report전자전기컴퓨터설계실험Ⅱ9주차. Application Design 7-segment and Piezo Control실험 날짜2016. 11.07학번이름 ... 시립대학교.Datasheet - HBE-Combo II-SE VHDL과 Verilog HDL을 이용한 디지털 논리 회로 설계-XILINX-090508, 한백전자 기술연구소.음계 주파수 대역, 천안공업대학, 윤덕용. ... Simulation Result를 확인하면, 4비트 BCD의 값에 따라 할당된 7비트의 a~g의 값이 output으로 나오는 것을 확인할 수 있다.[실험 2] Dynamic 7-Segment

리포트 | 8페이지 | 1,500원 | 등록일 2017.09.04

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서울시립대학교-전자전기컴퓨터설계실험2-제08주-Lab07-Pre

Pre-lab Report전자전기컴퓨터설계실험Ⅱ8주차. Sequential Logic Design, FSM and Clocked Counter실험 날짜2016. 10.31학번이름 ... Counter, 서울시립대학교.Datasheet - HBE-Combo II-SE VHDL과 Verilog HDL을 이용한 디지털 논리 회로 설계-XILINX-090508, 한백전자 기술연구소.State Machine, Wikipedia. ... input change.A Mealy Machine has 2 states and 3 outputs.When the state value of Mealy Machine is fixed

리포트 | 7페이지 | 1,500원 | 등록일 2017.09.04

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서울시립대학교-전자전기컴퓨터설계실험2-제07주-Lab06-Post

Post-lab Report전자전기컴퓨터설계실험Ⅱ7주차. Sequential Logic Design, Flip-Flop, Register and SIPO실험 날짜2016. 10 ... -Combo II-SE VHDL과 Verilog HDL을 이용한 디지털 논리 회로 설계-XILINX-090508, 한백전자 기술연구소. ... [1]은 q[2]~q[0]으로 shift된다.4-bit Shift Register & One Shot Enable4-bit Shift Register & One Shot

리포트 | 9페이지 | 1,500원 | 등록일 2017.09.04

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서울시립대학교-전자전기컴퓨터설계실험2-제03주-Lab02-Pre

Pre-lab Report전자전기컴퓨터설계실험Ⅱ3주차. 『HBE-ComboⅡ-SE』board,Lab#02 『Xilinx Spartan3』FPGA chip,『ISE』digital ... 를 소프트웨어로 구현, 확인한다.실험에 필요한 배경 지식Xilinx ISEXilinx 디바이스 제어용 소프트웨어설계, 컴파일, 시뮬레이션, 프로그램 지원설계 파일을 프로젝트화해서 관리 ... Schematic & HDL 설계 지원Create New Project상위 Toolbar에서 File -> New Project 선택Name에는 Project Name을 입력해준다

리포트 | 8페이지 | 1,500원 | 등록일 2017.09.04

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서울시립대학교-전자전기컴퓨터설계실험2-제02주-Lab01-Pre

Prelab Report전자전기컴퓨터설계실험Ⅱ2주차. TTL gates Lab on BreadBoard실험 날짜2016. 9. 12학번이름Professor조교실험 소개실험 목적 ... Table][Figure 2. AND Gate의 Symbol]OR Gate두 개의 Input 중 하나만 High 상태여도, 한 개의 Output에서 High를 내보내는 Digital ... , 빛을 발산하는 P-N Junction DiodeSwitch – 두 단자 사이를 연결하거나, 연결을 끊는 용도로 사용하는 소자저항 (4.7k 2개, 330 2개)Pre-Lab실험

리포트 | 8페이지 | 1,500원 | 등록일 2017.09.04

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서울시립대학교-전자전기컴퓨터설계실험2-제09주-Lab08-Post

Post-lab Report전자전기컴퓨터설계실험Ⅱ9주차. Application Design 7-segment and Piezo Control실험 날짜2016. 11.07학번이름 ... Design @ 7-segment and Piezo Control, 서울시립대학교.Datasheet - HBE-Combo II-SE VHDL과 Verilog HDL을 이용한 디지털 논리 회로 설계-XILINX-090508, 한백전자 기술연구소. ... buzzer에서 나오는 것을 확인하였다.pressed button switch 2Button switch 2를 누른 경우, LED 2에 불이 들어옴을 확인할 수 있다. ‘레’ 음이

리포트 | 8페이지 | 1,500원 | 등록일 2017.09.04

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전자전기컴퓨터설계실험2(전전설2프로젝트)final_project(시계만들기)/기능8개(+세부기능)/(2015)

1. 구현 가능한 기능연번기능비고1password설정된 암호를 입력해야만 기능을 이용할 수 있다.2기본시계학번/이름/시간 표시3달력년월시 요일 구현시간과 연동가능(시간이 지나 ... 면 달력과 요일이 변함4알람1설정한 기본시계와 동일한 시각에 알람이 울림(노래:비행기)5알람2(타이머)설정한 시간이 지나면 알람이 울림(노래:비행기)6스탑워치START/STOP ... 기한 뒤에 참조할 것. (주석 내용 필참)2. 기능 상세 설명1.Password 기능처음 기계를 작동시키면 3자리 암호를 입력하라고 한다. 왼쪽에서부터 버튼 9,10,11을 이용

리포트 | 94페이지 | 5,000원 | 등록일 2016.01.14 | 수정일 2017.02.10

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서울시립대 전전설2 Lab-07 예비리포트 (2020 최신)

전자전기컴퓨터설계실험Ⅱ예비리포트Lab-07 Sequential Logic 2작성일: 20.11.011. 실험목적Finite State Machine의 두 종류인 Moore ... 컴퓨터설계실험2 (03)’ 강상혁교수님 강의 교안M. Morris Mano, Michael D. Ciletti, 『Digital Design』, Pearson, 2013 ... 해 structural modeling 방식으로 설계하고 장비에서 동작을 테스트한다.2. 배경이론 및 사전조사Finite State Machine(FSM)은 상태(이 때 상태

리포트 | 8페이지 | 1,500원 | 등록일 2021.09.10

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서울시립대 전전설2 Lab-08 예비리포트 (2020 최신)

작성해야겠다.참고 문헌Verilog-HDL 문법 (교안 폴더 내 파일)서울시립대학교 에듀클래스 ‘전자전기컴퓨터설계실험2 (03)’ 강상혁교수님 강의 교안M. Morris Mano, Michael D. Ciletti, 『Digital Design』, Pearson, 2013 ... 전자전기컴퓨터설계실험Ⅱ예비리포트Lab-08 Peripherals작성일: 20.11.081. 실험목적verilog HDL 언어를 사용해 7-segment, piezo 등 주변 장치 ... 를 제어하는 실험을 한다. 이 때 behavioral modeling, module instantiation을 이용한 structural modeling 방식으로 모듈을 만든다.2

리포트 | 17페이지 | 1,500원 | 등록일 2021.09.10

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서울시립대 전전설2 Lab-01 예비리포트 (2020 최신)

클래스 ‘전자전기컴퓨터설계실험2 (03)’ 강상혁교수님 강의 교안 Hyperlink "http://ecee.colorado.edu/~mcclurel/dm74ls04.pdf" httpt) ... 전자전기컴퓨터설계실험Ⅱ예비리포트Lab-01 Design with TTL gates작성일: 20.09.061. 실험목적디지털 설계의 장점과 TTL gate의 특성을 이해하고 OR ... gate, XOR gate, 가산기 등 여러 논리회로를 디자인한 후 실제로 설계하여 실험능력을 함양한다.2. 배경이론 및 사전조사디지털 설계는 다양한 장점이 있다. 1에 대응

리포트 | 9페이지 | 1,500원 | 등록일 2021.09.10

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서울시립대 전전설3 12주차 결과 보고서 MOSFET3

의 특성과 관련없이 증폭률이 1인 특성을 보이는 것을 실험을 통해 확인하였다.REFERENCES[1] ooo, “12주차 예비 보고서”, 전자전기컴퓨터설계 실험 III, 2023.[2 ... ed.), Oxford Series in Electrical & Computer Engineering, 2021.[2023-1 전자전기컴퓨터설계실험 III (ooo 교수)]PAGE \* MERGEFORMAT3 ... amplifier와 common-drain amplifier를 설계하여 그 amplifier의 특성을 확인해본다. 더불어 예비보고서에서 simulation 해본 모의실험과 본 실험

시험자료 | 4페이지 | 2,000원 | 등록일 2024.07.15 | 수정일 2024.07.17

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