서울시립대학교-전자전기컴퓨터설계실험2-제08주-Lab07_Post

최초 등록일
2017.09.04
최종 저작일
2016.09
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목차

I. Expected Results
II. Results
III. Discussion
IV. Conclusion
V. Reference

본문내용

I. Expected Results
4-bit Up Counter

<그 림>

A. Reset switch(reset)을 누르면 output은 0이 된다. 또한 clock과 up이 동시에 눌려있을 경우, output이 4’b0001만큼 더해지며, load enable을 누를 경우 load값이 output값으로 들어간다.

8-bit Up/Down Counter

<그 림>

A. Reset switch(reset)을 누르면 output은 0이 된다. clock과 up이 동시에 눌려있을 경우 output에 1을 더해준다. 또한 clock과 down이 동시에 눌려있을 경우, output에서 1을 빼준다.

<중 략>

III. Discussion
4-bit Up Counter
A. Pre-Lab과의 비교 결과, 4-bit Up Counter가 정상 동작함을 확인하였다.
8-bit Up/Down Counter
A. Pre-Lab과의 비교 결과, 8-bit Up/ Down Counter가 정상 동작함을 확인하였다.

참고 자료

교안 – Verilog HDL 실습 Lab#07 Sequential Logic Design, FSM and Clocked Counter, 서울시립대학교.
Datasheet - HBE-Combo II-SE VHDL과 Verilog HDL을 이용한 디지털 논리 회로 설계-XILINX-090508, 한백전자 기술연구소.

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