"전전설2 프로젝트"의 검색결과 입니다.

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전전설2 프로젝트 전전설3 동북공정 전전설2 계산기 전전설1 1주차

EasyAI “전전설2 프로젝트” 관련 자료

+서울시립대학교(시립대) 전자전기컴퓨터..등록일 2023.11.12 | 총 14,517자 | 78페이지 | 1,500원
+전자전기컴퓨터설계실험2(전전설2) 계..등록일 2020.12.22 | 총 25,737자 | 35페이지 | 20,000원

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"전전설2 프로젝트" 검색결과 1-20 / 712건

서울시립대학교(시립대) 전자전기컴퓨터설계실험2(전전설2) 파이널 프로젝트(Final Project)

전자전기컴퓨터설계실험 2(최기상 교수님)파이널 프로젝트1. 설계 목표2. 코드 설명3. 작동 모습1. 설계 목표● 초기 화면엔 학번과 영어 이름을 출력한다.● 첫 번째 기능 ... 설정한다.☞ 시간, 날짝 변경은 SW를 통해 변경한다.☞ 입력 clk로 1MHz를 사용한다.2. 코드 설명module project (rst, clk, dipsw, button ... ] lcd_data;reg [2:0] state;reg [6:0] h_one, m_ten, m_one, s_ten, s_one, ms_ten, ms_one; // default c

리포트 | 78페이지 | 1,500원 | 등록일 2023.11.12 | 수정일 2023.11.24

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전자전기컴퓨터설계실험2(전전설2) 계산기 프로젝트 팩토리얼 및 quiz mode 포함

∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙eft, Cursor_Up,Cursor_Down,Cursor_Home, Cursor_one1,Cursor_one2, Cursor_ten1, Cursor_ten2;input cnt ... :0] LCD_DATA;reg [2:0]State;// LCD표시input game_mode;output sound;wire sound;reg r;reg buffer;// game ... _mode에서 소리나오게 하기 위함.// game_mode on/offinput SW1, SW2, SW3, SW4, SW5;// op연산reg [15:0] bin;reg [15:0

리포트 | 35페이지 | 20,000원 | 등록일 2020.12.22

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[전자전기컴퓨터설계실험2] (코드txt추가) [이거 하나면 끝 !!] A+ 서울시립대학교 전전설2 파이널 프로젝트 공학용계산기 결과(코드파일 포함)

I.INTRODUCTION본 보고서는 최종 프로젝트 주제인 공학용 계산기의 설계에 대한 방법과 결과에 대한 보고서이다. 총 10가지 기능을 구현한 논리의 방식을 소개한 뒤, 임의 ... _input1과 minus_input2를 통해 입력한다. 0이면 양수, 1이면 음수를 나타낸다. 출력도 마찬가지로 다른 연산과 다르게 음수일 경우, 시뮬레이션에서는 결과의 절대값이 나타나 ... , n제곱근n제곱 연산은 〖input1〗^input2을 출력하며, input1은 음과 양의 정수가 가능하며, input2는 양의 정수만 가능하다.펙토리얼 연산은 (input1)!을 출력하며, input1은 양의 정수만 입력이 가능하다.

리포트 | 8페이지 | 15,000원 | 등록일 2021.03.26 | 수정일 2024.03.18

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전전설2 파이널 프로젝트 디지털시계 (전자전기컴퓨터설계2 실험 파이널 프로젝트)

TIMEreg [4:0] HOUR;reg [5:0] MIN;reg [5:0] SEC;reg [2:0] DAY;reg [3:0] HOUR_ONE;reg [3:0] MIN_ONE;reg ... ,ENTRY_MODE = 4'b0010,DISP_ON_OFF = 4'b0011,LINE1 = 4'b0100,LINE2 = 4'b0101,LINE3 = 4'b0110,DELAY_T = 4 ... : if (CNT == 150) STATE = LINE1;LINE1 : if (CNT == 19) STATE = LINE2;LINE2 : if (CNT == 19) STATE

리포트 | 73페이지 | 5,000원 | 등록일 2019.11.09

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전자전기컴퓨터설계실험2(전전설2프로젝트)final_project(시계만들기)/기능8개(+세부기능)/(2015)

1. 구현 가능한 기능연번기능비고1password설정된 암호를 입력해야만 기능을 이용할 수 있다.2기본시계학번/이름/시간 표시3달력년월시 요일 구현시간과 연동가능(시간이 지나 ... 면 달력과 요일이 변함4알람1설정한 기본시계와 동일한 시각에 알람이 울림(노래:비행기)5알람2(타이머)설정한 시간이 지나면 알람이 울림(노래:비행기)6스탑워치START/STOP ... 기한 뒤에 참조할 것. (주석 내용 필참)2. 기능 상세 설명1.Password 기능처음 기계를 작동시키면 3자리 암호를 입력하라고 한다. 왼쪽에서부터 버튼 9,10,11을 이용

리포트 | 94페이지 | 5,000원 | 등록일 2016.01.14 | 수정일 2017.02.10

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서울시립대 전전설3 5주차 예비 보고서

-loop GB의 typical value를 찾아서 캡쳐하세요.b) R1 = 10 kΩ로 하여 Fig. 2(b)의 inverting amplifier 회로를 LTspice 상 ... 에서 구현하세요.c) LTspice의 multi-step simulation 기능을 이용하여, R2 = 10 kΩ, 30 kΩ, 100 kΩ일 때 op amp의 openloop gain인 ... −(jω))로 계산됩니다.d) II장의 내용을 참고하여 c)에서 다룬 모든 R2에 대하여 open-loop GB을 계산하고, 이 값들을 a)에서 찾은 datasheet에서의 GB 값

시험자료 | 12페이지 | 1,500원 | 등록일 2024.07.15

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서울시립대 전전설3 13주차 결과 보고서 MOSFET 4

다.또한 실험 전 발표자의 예비보고서에서 확인한 Vout파형의 그래프는 그림 13의 R=2KΩ일 때의 모습처럼 sine파의 negative 부분이 왜곡 되어있는 형태임을 볼 수 있 ... : 1 uF, 47 uFNMOS : 2N7000그림 2. Multi-stage CS-CS-SF amplifier회로실험 2의 회로는 그림 2과 같이 구현하였으며, 사용된 소자의 값 ... , 10 uF, 47 uFNMOS : 2N7000Experimental Results & Analysis :Multi-stage CS-SF amplifiervin과 vout의 파형

시험자료 | 8페이지 | 3,000원 | 등록일 2024.07.15 | 수정일 2024.07.17

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서울시립대 전전설3 13주차 예비 보고서 MOSFET4

A. 예비 보고서1) Single-stage CS amplifiera) LTspice에서 2N7000의 spice model을 이용하여 Fig. 1의 single-stage CG ... , 이를 이용하여 a) 회로의 2개의 cutoff frequency와 bandwidth를 찾으세요.

시험자료 | 13페이지 | 2,000원 | 등록일 2024.07.15 | 수정일 2024.07.17

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서울시립대 전전설3 3주차 결과 보고서 Passive filter 2

3주차 결과 보고서 : Passive Filter 2000 (0000000000)Introduction :Resistor, Capacitor 및 Inductor로 구성되는 2차 ... : 3.3 mH그림 2. RLC band stop filter실험 2의 RLC band stop filter는 그림 2과 같이 구현하였으며, 사용된 소자의 값은 아래와 같 ... 다.Resistor(R) : 1036 ΩResistor(RL) :Capacitor :Inductor : 3.3 mHFunction generator는 2Vp-p인 sine wave로 세팅

시험자료 | 6페이지 | 2,000원 | 등록일 2024.07.15 | 수정일 2024.07.17

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서울시립대 전전설3 final project 예비 보고서

를 설계한다.그림 1. 설계할 회로또한 그림 1의 회로는 다음의 요구조건을 만족해야 한다.본 교과목에서 활용한 2N7000, uA741, 1N4004, 저항 캐패시터, 인덕터, 가변저항 ... 에도 voltage gain은 일정해야한다.(100Ω~5kΩ까지 변화 가능)회로 설계전체 회로그림 2. 전체 회로Op amp를 활용한 반전 증폭기, Op amp와 Diode를 활용한 반파 정류 ... 다.하지만 이 회로 역시 문제점이 있는데 이 superdiode의 실제 임계값은 0에 가깝지만 0은 아니다. 따라서 그림 2의 정류회로와 마찬가지로 낮은 전압에서는 파형이 온전히 출력

시험자료 | 5페이지 | 3,000원 | 등록일 2024.07.15 | 수정일 2024.07.17

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서울시립대 전전설3 5주차 결과 보고서 Op-amp 2

를 구성하세요.b) 먼저 R2 = 10 kΩ로 하여 회로를 구성하세요. 그리고 f = 100 Hz, 0.2 Vp−p인 sine wave를 입력전압 vin으로 인가하고, 이 때 ... 의 출력 전압 vout의 크기를 측정하세요. 이를 이용하여 |Vout(j(2π ×100))/Vin(j(2π × 100))|를 계산하세요. (이 값을 전체 회로의 DC gain A0,CL ... 에 해당하는 fb,CL = ωb/2π의 측정값을 얻으세요.d) vin의 주파수를 Excel 파일에 따라 변화시키면서, 각 주파수에 따른 magnitude와 phase shift를 측정

시험자료 | 7페이지 | 2,000원 | 등록일 2024.07.15 | 수정일 2024.07.17

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서울시립대 전전설3 4주차 결과 보고서 Op amp1

inusoids vS와 vO의 크기 및 두 신호 사이의 위상차를 측정하여 Excel 파일 안의 표를 채우세요.d) RL의 값을 50 Ω로 하여 b)-c)를 반복하세요.2) 실험 2 ... : Sallen-Key circuit을 이용한 2차 active low-pass filter (Fig. 6) :5a) RL = 1kΩ로 두고, 예비 보고서에서 계산한 소자값을 이용 ... 하여 Fig. 6의 2차 low-pass filter를 구성하세요.(Note : 브레드보드의 op amp에 ±15 V 전원을 인가시킬 때, 접지와 전원 사이에 병렬로 10 nF

시험자료 | 6페이지 | 1,500원 | 등록일 2024.07.15 | 수정일 2024.07.17

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서울시립대 전전설3 6주차 예비 보고서

하세요. 이제 vI를 −2.5 V에서 2.5 V까지 0.01 V 간격으로 DC sweep하여 iD-vD 그래프를그리세요.참고 1: LIB 확장자인 1N4004의 spice model ... 도 활용 가능합니다. (이 경우 “.lib 1N4004.LIB” 등의 명령어를 사용해야 합니다.)참고 2: sub 파일명과 sub 파일 내 diode의 이름이 같도록 설정

시험자료 | 11페이지 | 1,500원 | 등록일 2024.07.15

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서울시립대 전전설3 4주차 예비 보고서

frequency가 2 kHz가 되기 위한 R1값을 구하세요.b) a)에서 R1과 C1 값을 이용하여 Fig. 5(b) 회로를 LTspice에서 구현하세요.(이 때 op amp ... frequency를 계산하세요.2) Sallen-Key circuit을 이용한 2차 active low-pass filtera) Fig. 6의 2차 low-pass filter ... circuit에 대하여, R1 = R2 = R = 5 kΩ로 고정하고, fc = 2 kHz이기 위한C1 및 C2의 값을 식 (7)을 이용하여 구하세요.b) a)에서 구한 값

시험자료 | 11페이지 | 1,500원 | 등록일 2024.07.15

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서울시립대 전전설3 3주차 예비 보고서(ㅂㄱㅎ교수님)

시험자료 | 10페이지 | 1,500원 | 등록일 2024.07.15

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서울시립대 전전설3 final project 결과 보고서

를 설계한다.그림 SEQ 그림 \* ARABIC 1. 설계할 회로또한 그림 1의 회로는 다음의 요구조건을 만족해야 한다.본 교과목에서 활용한 2N7000, uA741, 1N4004 ... 도록 설계한다.부하저항의 변화에도 voltage gain은 일정해야한다.(100Ω~5kΩ까지 변화 가능)Experiment Setup그림 SEQ 그림 \* ARABIC 2. 모의 실험 ... 에서의 회로와 실제 설계한 회로 비교 모습회로는 그림 2와 같이 구현하였으며 사용된 소자의 값은 아래와 같다.Resister(R), Capacitor(C) : 1kΩ, 가변저항100

시험자료 | 11페이지 | 10,000원 | 등록일 2024.07.15

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[코드 복사가능, 학점A+] 전전설2 10.Term Project - 예비+결과+발표자료+성적인증 (서울시립대)

실험 목적1. Design a digital clock displayed on LCD in Verilog HDL.2. Improve your design skills by ... implementing various additional features on it.실험 목표Obligatory1. 시분초, 시간조정2. Bus SW를 이용해 시간 조절 모드 선택3 ... 을 찾기 위하여 이전 실험에서 사용했던 LCD 출력 code와 일일이 대조하였다. 그 결과, line1 & line2를 출력하는 데에 할당된 시간을 늘리고 clk 1Hz에 연결된 것

리포트 | 8페이지 | 3,500원 | 등록일 2021.07.10 | 수정일 2021.11.09

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서울시립대 전전설2 Lab-04 결과리포트 (2020 최신)

constraints file을 만들고 다음과 같이 연결하여 동작을 확인한다.a, b : Button SW 1, 2 / c, s : LED 1, 2- full_adder 프로젝트 ... _adder 설계1. 실습 1에서 작성한 ‘lab4_full_adder’ 프로젝트 아래 new source를 만들어 ‘full_adder.v’를 추가한다.2. module ... 을 함양한다. 또한 Combinational logic을 설계할 때 behavioral modeling 방식을 이용해 always 구문을 사용하는 능력을 기른다.2. 배경이론 및

리포트 | 15페이지 | 1,500원 | 등록일 2021.09.10

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전전설2 final project 쉬운 코드 [2020년 최신, A+, 디지털시계, 5가지 기능]

때는 현재 시간 출력- BUTTON SW (실제 콤보박스의 BUTTON SW 상하좌우와 동일하다고 했을 때)1: HOUR UP2: MINUTE UP3: SECOND UP4

리포트 | 5페이지 | 4,000원 | 등록일 2021.11.23

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서울시립대 전전설3 12주차 결과 보고서 MOSFET3

의 값은 아래와 같다.Resistor : 500 Ω, 1 M Ω, 1 kΩ,Capacitor : 47 uF, 1 uFNMOS : 2N7000그림 2. CD amplifier실험 2 ... 의 회로는 그림 2과 같이 구현하였으며, 사용된 소자의 값은 아래와 같다.Resistor : 500 Ω, 1 M Ω, 1 kΩ, 20 || 20=10 ΩCapacitor : 47 ... uF, 1 uFNMOS : 2N7000 x3Experimental Results & Analysis :CG amplifier의 vin과 vsig의 파형을 각각 측정하고, 이를 통해

시험자료 | 4페이지 | 2,000원 | 등록일 2024.07.15 | 수정일 2024.07.17

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