"회로실험 gate"의 검색결과 입니다.

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"회로실험 gate" 검색결과 1,001-1,020 / 2,110건

디지털 논리회로의 조합 및 응용 예비보고서

3장 . 디지털 논리회로의 조합 및 응용1. 실험 목적▶ X-OR gate에 대한 동작원리 이해▶ X-NOR gate에 대한 동작원리 이해▶ X-OR 및 X-NOR gate ... )? 회로구성도? 가상실험 결과A=0, B=0▶ 3.2.1 Exclusive OR gate circuitA=1, B=0A=0, B=1A=1, B=1▶ 3.2.2 NAND gate ... 로 정의되지 못하지만 결합법칙 성립- X-OR의 부정을 표현함- Y = (A?)′ = AB + A′B′▶ Exclusive NOR gate circuit3. 가상실험 (시뮬레이션

리포트 | 10페이지 | 1,000원 | 등록일 2013.10.15

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9조 pre 8주 p-mos(CMOS Inverter)

는 inverter의 기능을 하는 회로가 바로 Complementary MOS, C-MOS이다. Gate에 ‘1’(여기서 1의 신호는 Vt보다 큰 input Voltage를 나타냄)의 신호 ... 제 8주차 Pre Report 실험제목: C-MOS Inverter & N-MOS Bias Circuit 담당교수: 박병은 교수님 담당조교: 박인준 조교님 실험일: 2013.05 ... Hyperlink \l "_Toc352017987" I.초록(실험목적) PAGEREF _Toc352017987 \h 1 Hyperlink \l "_Toc352017988" II.배경이론

리포트 | 8페이지 | 2,000원 | 등록일 2014.03.06 | 수정일 2025.04.11

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실험2결과 CMOS

[실험2] CMOS 회로의 전기적 특성1. 실험 결과실험1) Inverter의 입출력 특성 확인20mV 1V3.5V 5V74HC04의 NOT gate를 사용하여 Inverter ... . Abnormal 영역이 명확하게 보인다.실험2) Schmitt-trigger의 입출력 특성 확인20mV 1.5V2V 5V실험1)의 회로와 정확하게 일치하되, 사용하는 IC가 SN ... 되어 출력으로 나타나는 모습을 보여준다. Abnormal 영역이 전혀 보이지 않는다.실험3-1) CMOS의 DC 특성 확인(Rn 계산)CMOS회로를 구성하는 요소 중, Rn의 값을 구

리포트 | 6페이지 | 3,000원 | 등록일 2014.05.13

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부산대 물리실험 2 이학전자실험 Monostable Circuit, Not Gate

만 의존한다.즉 time period가 끝나기 전에 trigger 스위치를 눌러도 time period는 늘어나지 않는다.실험 2. Not Gate위 회로에 V_{ s}만큼 전압을 가해 ... 가 되도록 R_{ 1}과 C_{ 1}을 결정한다.)실험 2. Not Gate1. Bread Board를 이용하여 다음과 같은 회로를 구성한다. (V_{ s}=6V ```or```9 ... _{ out}은 V_{ s}에 조금 못 미쳤고, C_{ 1}에 걸린 전압도 약간 낮게 측정 되었다.실험 2. Not GateNot Gate 회로를 설정하여 전압을 측정하면 그림 11

리포트 | 16페이지 | 4,000원 | 등록일 2014.09.14

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[논리회로실험] 실험1. 기본 게이트 설계

과 목 : 논리회로설계실험과 제 명 : 실험1. 기본 게이트 설계담당교수 :학 과 : 전자전기공학학 년 : 3학 번 :이 름 :제 출 일 : 2013.03.24 ... your circuit does이번 사용할 회로는 단순한 논리 게이트들 이다. 실험에 사용할 게이트는 총 3개로 AND 게이트, OR 게이트, XOR 게이트를 사용한다.AND 게이트 ... input 2개와 output 1개가 필요하다. 이들은 모두 entity에서 선언한다. 이번 실험의 경우는 회로가 단순한 게이트이기때문에 따로 architecture에서 선언

리포트 | 8페이지 | 1,500원 | 등록일 2014.03.22

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논리회로의 간소화 예비레포트

/ DM7400 Quad 2-Input NAND Gates ● 실험 회로에 대한 진리표표 8-2 무효 BCD-코드 감지기에 대한 진리표입 력출 력D C B AX00 ... 실험8. 논리회로의 간소화● 실험의 목적- 무효 BCD-코드 감지기에 대한 진리표 작성- Karnaugh 맵을 이용한 표현식의 간소화- 간소화된 표현식을 구현하는 회로의 구성 및 ... -5회로(실험순서 5: 무효 BCD-코드 감지기 회로)● 실험 회로에 대한 고찰그림 8-5의 회로는 무효 BCD-코드 감지기 회로입니다. 이미 예비 레포트를 작성하면서 조사한대로

리포트 | 5페이지 | 1,000원 | 등록일 2014.11.01

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3장. 디지털 논리회로의 조합 및 응용 . 결과레포트

3장. 디지털 논리회로의 조합 및 응용1. 실험 목적▶ X-OR gate에 대한 동작원리 이해▶ X-NOR gate에 대한 동작원리 이해▶ X-OR 및 X-NOR gate에 대한 ... LS044. 실험? 회로구성도회로 종류회로 사진Exclusive OR gateNAND gate로 구성한 Exclusive OR gate circuitExclusive NOR ... 기 회로? 실험결과- 3.2.1 Exclusive OR gate circuitinput오실로스코프ABLowLow-200mVLowHigh4.561VHighLow4.561

리포트 | 19페이지 | 2,000원 | 등록일 2013.10.16

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[논리회로설계실험]Decoder와 Encoder설계

)) and (not x(2)) and EN; -- 단순히 입력에 대한 출력을 지정해 주는 것이 아니라 converter와 and_gate를 이용한 동작을 위해 회로도의 흐름에 따라서 ... 1. 실험 내용1) 3x8 Decoder - Data Flow Modeling 아래 진리표와 같은 값을 갖도록 Decoder를 설계하라.2) 3x8 Decoder ... (1)

리포트 | 7페이지 | 1,500원 | 등록일 2015.07.07

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전자회로실험1 결과보고서 실험 11. MOSFET CS, CG, CD증폭기

은 Common-Source(CS), Common-Gate(CG), 그리고 Commen-Drain(CD)의 세가지 MOSFET을 이용한 증폭기 회로에 대한 실험이었다. 중요한 것은 증폭기 ... 전자회로실험1 결과보고서실험 11. MOSFET CS, CG, CD증폭기1) CS Amplifier(1) 의 회로를 구성하시오.V _{DD} =15V,```R _{D} ``=`5 ... 하시오.실험의 회로에서 책의 회로대로라면 트랜지스터가 포화상태로 들어가지 못하고 컷오프 영역에서 동작하기 때문에, 적절한 DC게이트 전압을 설정하기 위해 지난번 실험 결과를 바탕

리포트 | 4페이지 | 1,000원 | 등록일 2014.09.30

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JFET 특성 결과보고서

와 계산한 ID와의 관계를 그래프로 그렸다. 이 또한 Exponential한 모양을 보였다.실험내용구성한 회로이 실험해서 사용한 회로의 구성은 위와 같다. 원래는 전위차계를 사용 ... 하는 것으로 교재에 나와있지만 빼고 실험을 하라고 하셔서 다음과 같이 회로를 구성하고 측정을 하였다.먼저 측정하는 것은 RD의 양단 전압을 측정한 뒤 IDSS 값을 측정값 ... 을 파악하였다.실험결과1. 포화전류 IDSS와 핀치 오프 전압(Pinch-off Voltate) VP 측정교재에 나와있는 회로에는 VCC = 25V를 인가하였으나 실제 실험

리포트 | 7페이지 | 1,000원 | 등록일 2016.06.19

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서강대학교 디지털논리회로실험 4주차결과

디지털논리회로실험실험4. Mux, Demux, Comparator담당교수 : 김 영 록제 출 일 : 2013. 10. 08.(화)학 과 : 전자공학과성 명 :1. 실험 제목 ... 원리를 이해한다.● Exclusive-OR gate의 동작 원리와 비교기 구조를 이해한다.3. 실험 내용 및 결과분석① Tri-state buffer● Tri-state ... 한 회로Tri-state buffer를 CMOS로 구현하면 Input과 Enable 단자가 NAND와 NOR gate를 통해서 PMOS, NMOS gate에 입력으로 들어가게 된다

리포트 | 9페이지 | 2,000원 | 등록일 2014.01.02

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아주대 논회실 실험1 예비보고서

1. 실험목적1) Logic gates의 이해2) Logic 회로 구성 법칙의 이해3) Boolean equation의 이해4) De Morgan의 법칙 이해2. 실험이론1 ... 예상 결과실험1. 3-input AND gate.위 회로를 구성하고, 출력 결과를 토대로 Truth table을 작성하라3-input OR, NAND, NOR gate에 대해 반복 ... table을 그려보면 세번째에 있는 표와 같을 것이다.NOR gate의 예상 되는 Truth table을 그려보면 네번째에 있는 표와 같을 것이다.실험2.위 회로를 구성한 후 Truth table을 작성하라

리포트 | 3페이지 | 1,000원 | 등록일 2014.03.10 | 수정일 2014.03.21

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실험보고서-십진계수기

계수기1.1 그림 과 같이 7400 NAND gate와 7476 JK FF을 사용하여회로를 꾸민다.1.2 SW2을 0에서 1로 하여 FF을 clear한다.1.3 SW1를 사용 ... 십진 계수기 (BCD Counter)1. 실험제목 : 십진 계수기 (BCD Counter)2. 실험날짜 : 2013. 11. 073. 실험결과 : 1) JK FF으로 꾸민 십진 ... . 계수기의 이용7490과 7400 NAND gate와 7476 JK FF을 사용하여 3진계수기를 꾸밀 수 있다.7400 NAND를 이용한 계수기에서 NAND의 입력을 L1, L2를사용하면 3진계수기를 만들 수 있다.3진 계수기의 오실로스코프 출력파형

리포트 | 4페이지 | 1,000원 | 등록일 2014.11.25

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CMOS - TTL interface 예비보고서

~ 70도섭씨 - 40 ~ 85도단점노이즈 마진이 작다선로 임피던스의 영향받기 쉽다정전 파괴가 쉽다온도에 약하다실험방법 & 시뮬 & 시뮬해석1. 의 회로를 구성하고, VDD(핀 14번 ... 005050500550※시뮬해석1번 실험의 경우 2입력 NOR게이트로 두 개의 입력이 모두 LOW일때만 HIGHT이 출력되는 회로이다. 문제에서V _{eqalign{DD#}}의 값을 10V ... 할수 있을 것이다.2. 의 회로를 구성하고, 실험 1과 같이 전압을 인가하여 각각의 진리표를 작성하라.10[V]인가시ABC00100101010010101005[V]인가시ABC

리포트 | 10페이지 | 1,000원 | 등록일 2014.06.03

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실험2 제02주 Lab01 Pre Logic Circuit(XOR,OR,AND,FA,HA)

(Full adder) 회로를 구현해보았는데, 중요한 사실을 알 수 있었다. Full adder는 Half adder 회로 2개와 OR gate로 구현할 수 있었다. Full adder ... 전자전기컴퓨터설계실험Ⅱ분반 : 문용삼 교수님주차 : 2주차과목 : 전자전기컴퓨터설계실험Ⅱ학과 : 전자전기컴퓨터공학부학번 : 2009440132이름 : 전상기-목차-1 ... ) Procedure of Lab 23) Procedure of Lab 34) Procedure of Lab 43. Predata of this Lab1) Lab 1 of OR gate2

리포트 | 7페이지 | 1,500원 | 등록일 2014.03.11 | 수정일 2014.03.17

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실험2 제05주 Lab03 Pre Gate Primitive & Behavioral Modeling

. Introduction1) Purpose of this LabVerilog HDL의 사용방법을 숙지하고 이를 이용하여 직접 논리회로를 설계, 제작할 수 있다. Gate primitive ... 직관적으로 설계할 수 있다. Input과 Output이 Gate를 통해 변하기 때문에 Delay가 생긴다.최상위 추상화 수준에서의 회로 설계로써, 논리적 회로를 구조적으로 평가할 때 ... 와 동일하였다. >4. SummarizeLab 1의 실험 결과를 종합하여 요약하면, Logic gate circuit을 바탕으로 XOR gate와 AND gate, 그리고 OR

리포트 | 8페이지 | 1,500원 | 등록일 2014.03.11 | 수정일 2014.03.17

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전전컴실험Ⅱ 06반 제02주 Lab#01 [TTL gates Lab on Breadboard] Post 결과보고서

assumption(1) XOR GATE 실험(가) 스위치를 닫으면 전류가 스위치 쪽으로 흘러 XOR gate쪽으로 흐르지 않고, 열었을 때 전류가 회로 전체에 흐르게 된다. 즉 S/W1, S ... 들은실험)x, y 값이 각각 1,1일 때 XOR GATE의 논리함수는 F=x^y이므로 F=0이 되어led에 불이 들어오지 않게 된다.나. Results of 반가산기 회로 실험(1 ... 에 연결해서 출력되는 결과값을 정확히 눈으로 확인할 수 있도록 회로를 설계하였다.이번 설계실험을 통해서 OR, XOR GATE 회로와 반가산기의 회로를 실제로 만들어 봄으로서 동작

리포트 | 13페이지 | 1,500원 | 등록일 2013.09.09 | 수정일 2013.09.15

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[컴퓨터공학기초설계및실험2 보고서] Latch & flip-flop design with/without reset/set

컴퓨터 공학 기초 설계 및 실험2 보고서실험제목: Latch & flip-flop design with/without reset/set제목 및 목적제목Latch & flip ... (배경지식)SR 래치(SR-latch)SR 래치(SR-latch)는 한 비트의 데이터 저장 기능을 갖는 회로를 말한다. 비동기식 SR 래치는 두 개의 입력 S와 R을 가지며 각각 ... 다.위의 결합된 회로에서 S입력을 “1”로 하면 출력 Q’(not-Q)는 “0”이 되고, Q는 “1”이 된다. 후에 S를 “0”으로 해도 출력은 그대로 유지된다. 이 상태를 래치

리포트 | 20페이지 | 1,500원 | 등록일 2015.04.12 | 수정일 2016.03.12

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실험 - Gate와 Flipflop을 이용한 comparator & counter & 7-segment 구현

1. Purpose of the lab이번 실험의 목표는 크게 Combinational logic circuit에 대한 이해, Karnaugh map을 이용한 Boolean ... function을 간소화, 그리고 flip- flop 동작을 이해하고 이를 바탕으로 간단한 Digital logic circuit을 구현하는 것이었다.이 목표를 위해 실험에서는 다음 ... onverterBCD로 0-9까지 입력하면, 7 segment에 이에 해당하는 Decimal 숫자가 나타나도록 회로를 설계하는 것이다.K-map을 이용하여 Boolean

리포트 | 21페이지 | 6,000원 | 등록일 2009.12.23

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아주대 논회실 실험3 결과보고서

이번 실험은, 전가산기를 두 개의 XOR(IC 7486) gate 와 두 개의 AND(IC 7408) gate 그리고, 한 개의 OR gate(IC 7432) 사용하여 3input ... 의 2bit의 더하기 연산을 회로를 통해 구성하는 실험이었다. 사실 전가산기는 3input 뿐만이 아니고 반가산기를 n개를 붙이면 (n+1)input 2bit 덧셈 연산을 할 수 ... 다.2) 고찰이번 실험은, 반감산기를 구현하고 확인해보는 실험으로써, XOR(IC 7486) gate 와 AND(IC 7408) gate 그리고, NOT(7404) gate를 사용

리포트 | 4페이지 | 1,500원 | 등록일 2014.03.10 | 수정일 2014.03.21

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